如何把DC作为摄像头呢? (2008-07-07 10:34:10) 一、有摄像头功能的数码相机具有摄像头功能的数码相机，用来实现网络视频交流再好不过了。数码相机多采用了高像素值的CCD感光元件和较好的光学镜头，所以拍摄动态图像的效果明显优于普通 30万像素级的摄像头，安装起来也更为方便。数码相机通过自带的USB线连接在电脑上，可以通过附带的软件来控制、调节所要的图像帧数、分辨率，使视频效果达到自己满意的效果。一般我们可将分辨率设成640×480，屏幕上显示的画面就非常清晰和明亮了。二、普通数码相机对于那些不具备摄像头功能的数码相机，不用懊丧，我们也有办法让它变成高品质的摄像头。首先我们要准备一块带AV输入的视频卡，因为数码相机基本上都带有视频输出功能，所以把它们组合一下就可以实现DC的摄像头功能了。方法是把DC的视频输出线插入视频卡上的AV-IN插口。小提示：数码相机和电视卡都有视频制式的设置选择，我们要把它们设置为一种视频制式，或者根据当地的电视制式选择即可。连接完毕后打开相机电源，然后打开电视卡播放软件，将视频源切换到AV输入。这时你就可以看到镜头视野内的画面清晰地出现在播放软件的窗口中了。为了提高画面效果，你可以进行变焦，或调节数码相机上不同的情景模式来尝试不同的观赏效果。怎么样，简单吧，现在你的数码相机就成为了一台连着电脑的摄像机了。如果想让它当做网络摄像头进入视频聊天，方法也不复杂。下面就以MSN为例讲解具体做法。打开MSN 工具——音频/视频调节向导，设置窗口会提示你选择摄像机，我们选择电视卡设备即可。点击“下一步”后，当电视卡软件把视频源切换到AV输入的时候，你的DC 就同普通摄像头一样可以进行视频交流了。小提示：由于从DC到视频卡再到显示的画面经历了数字——模拟——数字的过程，效果完全取决于电视卡芯片的处理能力，和数码相机的像素关系不大。特别提醒：1.相机的电源供应。为了能长时间地使用，最好有一个外接电源给相机供电。2.CCD发热的问题。长时间使用后CCD肯定要发热，那些很容易发热，并且画面会“糊”掉的数码相机，就不宜长时间当摄像头使用。

2008年固态硬盘能否成为主流 此博文包含图片 (2008-07-03 20:43:53) 2007年在存储领域，有个词一直在受到人们的瞩目——SSD。SSD全称是Solid State Disk，译成中文是固态存储。在过去的几年间，CPU频率提高了、制程更新了；内存频率提高了；硬盘容量提高了，但随着人们对数据需求增多，存储系统的瓶颈越来越明显，尽管在接口方面PATA变成了SATA，SCSI变成了SAS，垂直记录技术在容量上的突破，但仍未能改变硬盘采用磁记录的方式。而这一切也将随着SSD的到来而改变。　　其实很早以前固态硬盘就来到了我们的身边，早期的IBM刀片产品中就采用固态硬盘，那时容量比较小，也不支持热插拔。在07年初，英特尔宣布在08年起开始制造基于固态硬盘的服务器，起始型号将采用容量32GB的固态硬盘，以后会逐步投产搭载64GB与128GB固态硬盘的产品。http://www.xfbbs.com/UploadFiles20/2008129134159734.jpg早期的固态硬盘SSD的存储介质：　　SSD的存储介质分为两种，一种是采用FLASH芯片作为存储介质，另外一种是采用DRAM作为存储介质。使用FLASH芯片作为存储介质的固态硬盘，可以被广泛应用到笔记本硬盘、存储卡、U盘等。另外一种就是采用DRAM作为存储介质的SSD，目前应用范围较窄。它仿效传统硬盘的设计、可被绝大部分操作系统的文件系统工具进行卷设置和管理，并提供工业标准的PCI和FC接口用于连接主机或者服务器。采用FLASH芯片作为固态存储器最大的优点就是可以移动，而且数据保护不受电源控制，能适应于各种环境，但是使用年限不高，适合于个人用户使用。SSD固态存储器在以下几点优点：　　首先，数据存取速度快。根据相关测试：两台电脑在同样配置的电脑下，搭载SSD固态存储器的笔记本从开机到出现桌面一共只用了18秒，而搭载传统硬盘的笔记本总共用了31秒，两者几乎有将近一半的差距。其次，防震抗摔是SSD的一个特点之一，因为全部采用了闪存芯片，所以SSD固态存储器内部不存在任何机械部件，这样即使在高速移动甚至伴随翻转倾斜的情况下也不会影响到正常使用，而且在笔记本电脑发生意外掉落或与硬物碰撞时能够将数据丢失的可能性降到最小。http://www.xfbbs.com/UploadFiles20/200812913429580.jpg新固态硬盘　　第三，固态存储器工作时静音（固态存储器因为没有机械马达和风扇，工作时噪音值为0分贝）、发热量小、散热快。第四，固态存储器在重量方面更轻，与常规1.8英寸硬盘相比，重量轻20-30克，减少的重量有利于移动设备的携带。SSD固态存储器的不足：　　鱼和熊掌不能兼得，固态存储器不足之处在于数据的可恢复性，一旦在硬件上发生损坏，如果是传统的磁盘或者磁带存储方式，通过数据恢复也许还能挽救一部分数据。但是如果是固态存储，一但芯片发生损坏，要想在碎成几瓣或者被电流击穿的芯片中找回数据那几乎就是不可能的。当然这种不足也是可以牺牲存储空间来弥补的，主要用RAID 1来实现的备份，和传统的存储的备份原理相同。由于目前SSD的成本较高，采用这种方式备份还是价格不菲。http://www.xfbbs.com/UploadFiles20/2008129134216621.jpg固态硬盘拆解　　上图是在IBM的大会上我们拍摄到的产品实物图片，工作人员现场演示了将固态硬盘从空中抛起，衰落到地面（地毯）上的过程。当然我们在实际使用过程中也不会这样去做的，这样演示的目的只有一个，就是告诉用户在不小心衰落到地上的那一时刻传统硬盘很有可能就会坏掉，而固体硬盘则可以安然无恙。http://www.xfbbs.com/UploadFiles20/2008129134218360.jpg新旧两款产品对比　　看到在PCB板上已经焊接上了16GB模组，单颗容量4GB，另外我们还看到PCB板上预留4颗空焊位，这表明今后这款固态硬盘将升级更高的容量。与普通硬盘驱动器相比，SSD可省电87%，由于没有移动组件的运行，那种普通硬盘的常见故障明显减少了，系统储存因而更加可靠。采用闪存固态驱动器后，刀片服务器的每一插架可省电18瓦，等于一个基座省电252瓦，整个服务器网架将节电1512瓦。展望：　　随着技术逐步成熟，SSD固态存储已经涉及到金融、电信、医疗、电力、航空、邮电等行业，另外在一些品牌的高端笔记本上也被广泛采用。我们以前也谈过，阻碍SSD固态存储器普及的最主要因素就是产品价格，尽观在性能、功耗方面SSD有很大优势，但从价格来看SSD已经成为阻碍其发展的一个壁垒。我们期望08年各厂商会推出更大容量的SSD产品，在价格方面也会给我们带来一个惊喜。摘自：http://www.xfbbs.com/ArticleShow/116/Article_Show_72635.html

爱数加密密码遗忘挽救以及thumbs.any.文件夹的删除 (2008-07-03 14:38:53) 我的E盘下的data文件夹被爱数加密了，我是这样破解的，运行输入：E:\data\thumbs.any..\data\thumbs.any..\data，就可以了。thumbs.any.文件是不可以直接访问删除的，在dos下用cd、del命令无效。“E:\data\thumbs.any..\data\thumbs.any..\data”中thumbs.any..有两个点。现在的一些加密软件都是这样欺骗消费者，实际上只是把文件隐藏而已。运行－cmd－打开命令行窗口，输入start d:\zsfzs\thumbs.any..\，即可打开这个文件夹，看看里面有什么东西如果想删除这个文件夹，将其中的文件全部删除以后，同样在命令行下进入zsfzs这个目录，可以用 rd thumbs.any..\这个命令删除它。或许我说的不太清楚，有什么问题请留言。

verilog的可综合设计（2） (2008-07-01 22:08:08) 先记下来：1、不使用初始化语句；2、不使用延时语句；3、不使用循环次数不确定的语句，如：forever，while等；4、尽量采用同步方式设计电路；5、尽量采用行为语句完成设计；6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号；7、所有的内部寄存器都应该可以被复位；8、用户自定义原件（UDP元件）是不能被综合的。一：基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因此连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。2、过程性赋值：过程性赋值只出现在always语句中。阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。过程性赋值的赋值对象有可能综合成wire, latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。过程性赋值语句中的任何延时在综合时都将忽略。建议同一个变量单一地使用阻塞或者非阻塞赋值。3、逻辑操作符：逻辑操作符对应于硬件中已有的逻辑门，一些操作符不能被综合：===、!==。4、算术操作符：Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。5、进位：通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如：Wire [3:0] A,B;Wire [4:0] C;Assign C=A+B;C的最高位用来存放进位。6、关系运算符：关系运算符：<,>,<=,>=和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。7、相等运算符：==，！=注意：===和！==是不可综合的。可以进行有符号或无符号操作，取决于数据类型8、移位运算符：左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。9、部分选择：部分选择索引必须是常量。10、BIT选择：BIT选择中的索引可以用变量，这样将综合成多路（复用）器。11、敏感表：Always过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，不然，综合时不能正确地映射到所用的门。12、IF：如果变量没有在IF语句的每个分支中进行赋值，将会产生latch。如果IF语句中产生了latch，则IF的条件中最好不要用到算术操作。Case语句类似。Case的条款可以是变量。如果一个变量在同一个IF条件分支中先赎值然后读取，则不会产生latch。如果先读取，后赎值，则会产生latch。13、循环：只有for-loop语句是可以综合的。14、设计时序电路时，建议变量在always语句中赋值，而在该always语句外使用，使综合时能准确地匹配。建议不要使用局部变量。15、不能在多个always块中对同一个变量赎值16、函数函数代表一个组合逻辑，所有内部定义的变量都是临时的，这些变量综合后为wire。17、任务：任务可能是组合逻辑或者时序逻辑，取决于何种情况下调用任务。18、Z：Z会综合成一个三态门，必须在条件语句中赋值19、参数化设计：优点：参数可重载，不需要多次定义模块四：模块优化1、资源共享：当进程涉及到共用ALU时，要考虑资源分配问题。可以共享的操作符主要有：关系操作符、加减乘除操作符。通常乘和加不共用ALU，乘除通常在其内部共用。2、共用表达式：如：C=A+B; D=G+(A+B);两者虽然有共用的Ａ＋Ｂ，但是有些综合工具不能识别．可以将第二句改为：D=G+C；这样只需两个加法器．3、转移代码：如循环语句中没有发生变化的语句移出循环．4、避免latch：两种方法：1、在每一个IF分支中对变量赋值。2、在每一个IF语句中都对变量赋初值。5：模块：综合生成的存储器如ROM或RAM不是一种好方法，只是成堆的寄存器，很费资源。最好用库自带的存储器模块。五、验证：１、敏感表：在always语句中，如果敏感表不含时钟，最好将所有的被读取的信号都放在敏感表中。２、异步复位：建议不要在异步时对变量读取，即异步复位时，对信号赋以常数值。摘自：http://blog.21ic.com/user1/1425/archives/2008/48618.html

verilog的可综合设计（1） (2008-07-01 22:07:02) Averilog的流行,有两方面的原因;B verilog与VHDL相比的优点C典型的verilog模块D verilog语法要点A) verilog的流行,有两方面的原因:1它是cadence的模拟器verilog-XL的基础,cadence的广泛流行使得verilog在90年代深入人心;2它在硅谷获得广泛使用;B) verilog与VHDL相比的优点二者的关系仿佛C与FORTRAN,具体而言:1 verilog的代码效率更高: 比较明显的对比:VHDL在描述一个实体时采用entity/architecture模式,verilog在描述一个实体时只需用一个"module/edumodule"语句块.此外verilog的高效性还在很多地方体现出来;2 verilog支持二进制的加减运算:VHDL在进行二进制的加减运算时使用conv_*函数或者进行其他的定义,总之必须通知编译器;verilog直接用形如"c=a+b"的表示二进制的加减运算;3综合时可控制性好:VHDL对信号不加区分地定义为"signal",而verilog区分为register类型的和wire类型的;但是也有人支持VHDL,认为verilog和VHDL的关系仿佛C和C++.C)典型的verilog模块讨论以下典型电路的verilog描述:*与非门;*加法器; //即全加器D触发器;计数器; //*分频的counterlatch;*时序机;*RAM; //用synopsys的*模块引用;*预编译;*与非门的verilog描述如下://verilog使用和C语言相同的注释方法module nd02(a1,a2,zn);//一个verilog模块总是以module开始,以endmodule 结束,nd02是模块名,a1,a2,zn是模块的3个输入输出信号input a1,a2; //告诉编译器a1,a2对此模块而言是输入,并且数据类型是"bit"output zn; //告诉编译器zn对此模块而言是输出,数据类型也是"bit"nand (zn,a1,a2); //我理解nand是运算符,我们不必深究verilog中的正式术语是什么了吧，总之这种形式表示zn=~(a1 && a2);你一定已经想到类似的运算符还有"not","and","or","nor","xor"了吧;除了"not",括号里的信号数可以任意,例如or (z,f,g,h)表示z=f || g || h,并且延时是3个单位时间，#x表示延时x个单位时间;endmodule*加法器的verilog描述如下:module ad03d1(A,B,CI,S,CO) ;input [2:0] A,B; //表示A,B是输入信号,并且是3位矢量,上界是2,下界是0input CI;output [2:0] S;output CO;assign {CO,S}=A+B+CI;//一对"{"和"}"表示链接,即将CO和S合并成4位矢量endmodule*带异步清零端的D触发器的verilog描述如下:module dfctnb (d,cp,cdn,q,qn);input d,cp,cdn;output q,qn;reg q,qn; //关键字"reg"表示q和qn是"register"类型的信号;verilog中有两种类型的信号:"register"类型和"wire"类型.你可以简单地把register类型的信号想象为某个D触发器的输出,而wire类型的的信号是组合逻辑的输出.二者的最大区别在于:你可以对register类型的信号进行定时赋值(用wait语句在特定时刻的赋值,详见下面always语句),而对于wire类型的信号则不可.always wait (cdn==0) //表示每当cdn=0时,将要对D触发器清零,"always"和"wait"嵌套，"wait"和"@"是verilog的两个关键字,表示一旦有某事发生；则执行下面的语句块,"always"有点象C语言中的"if ... then..."，"wait"和"@"的区别:请参考本模块.wait表示本语句块的进程停止,直到"cdn=0"的条件出现才继续；我理解在verilog中,每个最外层语句块都是一个*的进程;"@"(请看下个always语句)也表示本语句块的进程停止,直到后面定义"posedge cp"(即出现cp的上升沿)的事件出现才继续;也许wait和@可以合二为一吧,但至少到目前verilog中wait表示"条件",@表示"事件";具体运用中,wait总是用于类似"wait(xxx=1)"之类的场合,@总是用于类似"@(xxx)"或"@(posedge/negedge xxx)"之类的场合整句话的意思是"每当cdn等于0时,则作以下事情"begin //begin...end结构的用法类似于pascal语言 q=0; qn=1; wait (cdn==1);endalways @ (posedge cp)//"@(posedge cp)"中有两个关键字:"@ (x)"表示"每当事件x发生","posedge x"表示"x的上升沿,"negedge x"表示"x的下降沿"，整句话的意思是"每当cp的上升沿,则作以下事情" if (cdn) //如果cdn=1(意味着清零端无效) begin q=d; qn=~q;//"~"表示反相 endendmodule*计数器的verilog描述如下:module count(in,set,cp,out) ;//此计数器,在cp的上升沿将输入赋给输出,在cp的上升沿使输出加一input [15:0] in;input set,cp;output [15:0] out;reg [15:0] out;always @ (posedge set) out = in;always @(posedge cp) out = out+1; //verilog容许一个信号同时出现在等号两端,只要它是reg类型的endmodule*latch的描述如下:always @(clk or d)if (clk) q = d; *时序机的verilog描述如下:always @(posedge CLK) //D是下一个状态,Q是当前状态,e1,e2是输入,a,b是输出Q=D;always @(Q or othercase) begin //当Q变化或输入e1,e2变化时D要相应变化D = Q; //note1a = 0;b = 0;......case(Q) q1:begin q1 action; if(e1)D=d1; if(e2)D=d2; else D=d3; a = 1; //note 2 end q2:begin b = 1; ...... end default:begin a = 0; b = 0; ......endend---annotations---note 1: This is a custom expression,after reset,D should be equal to Q;note 2: In this state machine,a is only equal to 1 at state q1,in other state,a is equal to 0;RAM的verilog描述如下:module ram(din,ain,dout,aout,rd,wr);//这是一个双口RAM,分别有:输入端:输入地址ain;输入数据din;上升沿有效的写信号wr;/输出端:输出地址aout;输出数据dout;高电平有效的读信号rd;inout [7:0] din;input [7:0] ain,aout;input rd,wr;output [7:0] dout;reg [7:0] memory [0:255]; //请注意这是存储阵列的描述方法,描述了一个共有256个字的存储阵列,每个字是8位assign dout = rd ? memory[aout] : 8'bz; //"assign"关键字表示并行赋值语句的开始"?"运算符的作用和在C语言中一样"8'bz"是一个常量,表示一个字节的高阻态,其中8表示长度是8bit,"'"是固定分割符,"b"表示后面的数据是以比特形式给出的,"z"表示高阻;举例:4'ha表示长4bit的数"1010"。类似的还可举出5'b10111,6'o33等等always @(posedge wr)memory[ain] = din;endmodule*模块引用假设在前面(可以是别的模块)定义了module ram(din,ain,dout,aout,rd,wr),则引用此模块时只需写ram myram(din_in_map,ain_in_map,dout_in_map,aout_in_map,rd_in_map,wr_in_map);//其中"ram"是所引用的module名,"myram"是你起的instance名,"din_in_map"等等是图中的节点名,和器件(module)中的"din..."进行"虚实结合";*预编译类似C语言,只需写include "<pathname:filename>",反上撇号""是verilog的预编译符,类似C中的"#".D) verilog语法要点*基本原则设计时应该把你的系统划分为计数器,触发器,时序机,组合逻辑等等可综合的单元,对此不同的IC公司和EDA开发商可能根据自己的见解和经验提出不同的要求,并且对verilog程序的细节进行自己的规定,但有一点是对的:即写硬件描述语言不象写C语言那样符合语法就行.单单符合verilog语法的程序可能被拒绝综合,甚至被拒绝模拟;*最外层可以写什么?这里所说的最外层是指module语句后的第一层,在这一层可以写这些可执行语句:assign和nand等定义组合逻辑的语句,always语句,模块引用语句,一些以"$"开头的系统定义语句.特别注意不可以写if语句.if语句只能放在always内部.不推荐写wait语句，因为不能综合.*不可以在多个always语句中对一个信号赋值.