科普：Memory Compiler生成的Register file和SRAM有何区别？ IP与S0C设计2021年09月03日04：01前两期，我们分别对OTP和MTP，RAM和ROM进行了比较。这一次，我们来谈谈Memory Compiler，以及通过它生成的Register file和SRAM。什么是Memory Compiler ？Memory Compiler，内存编译器。顾名思义，是用来生成不同容量memory的工具，输入参数，我们就可以得到生成的文件。生成的文件包括：前端设计verilog模型、逻辑综合的时序库、后端需要的电路网表和LEF/GDS版图文件、其他DFT验证相关的、datasheet手册等等。Memory Compiler由供应商提供，往往是不通用的，界面也不尽相同。同一个厂商的不同工艺下，Memory Compiler不同。相同工艺，不同厂商，Memory Compiler也不同。内存编译器通常是供应商的知识产权，其功能是根据客户的需求生成各种类型的memory。一般的Memory Compiler提供五个ram脚本（rf_sp,sram_sp,rf_tp,sram_dp,rom）。这意味着可以生成1 Port Register file、Single Port SRAM、2 Port Register file、Dual Port SRAM以及ROM。不同的厂商或许还拥有特殊工艺。一般来说，MC只生成常用的memory，特殊的往往需要定制或者组合。考虑到面积和性能，又可以划分为High Speed和High Density等等。图源知乎：SMIC 的Memory Compiler，由Artisan公司提供Memory Compiler使用介绍在使用Memory Compiler时，请务必确保你的RAM从头到位的规格与设定都相同，否则会造成一些不可避免的错误。首先在RTL代码阶段，要用到RAM就要用到verilog代码，此时不需要着急产生其他后阶段的必要数据，因为RTL代码阶段只需要行为级模型即可。当进入门级代码后，RAM compiler就要产生其他的相关数据了，同时要考虑RAM版图的位置与方向。由于重大的设计不会一蹴而就，所以有两个重点，第一个是每次使用RAM compiler时都一定要让它产生特性设置文档，避免忘记自己做过的设定。第二件事是对应的文件名要定义好，否则RAM的方向不同但是又用到了相同的文件名，就会把原始数据覆盖掉。RTL阶段在RTL阶段主要只是产生verilog行为级和设置文件。因为在RTL阶段不需要考虑RAM的位置信息。Memory Compiler提供多种选择，在这个阶段，选择生成RF或是SRAM，以及确定端口数量。如果容量比较大的话，相同设置下，单端口比双端口面积要小，速度也要快，功耗要低。综合与布局布线阶段为了避免重新启用Memory Compiler与以前设置有出入，所以最好一次性将Memory Compiler能够产生的相关数据一并输出。在这里，Memory Compiler还需要产生3种数据。 .LIB 该数据是RAM的时序信息文件 .VCLEF 布局布线工具需要使用的物理信息文件 .SPEC RAM的注释文件在布局布线前，需要考虑RAM的长与宽，估计它的位置与方向，尽量让功能想关的模块靠近一些。将产生的.LIB文件转换成.DB文件，就可以把Memory Compiler生成的RAM加入到代码中进行综合了。在综合工具的脚本中的serch_path下加入RAM的DB文件地址即可。以上为Memory Compiler大致的使用流程，不同的工具在细节上或许有所区别，但大体流程如此。苏州腾芯微电子的Memory Compiler界面接下来，我们来聊一聊，生成的memory——Register file和SRAM。Register file与SRAM的比较首先，厘清一下概念上的问题，Register file和很多的registers不是同一个概念。我们在IC设计里谈到register时，常常是指D触发器，而Register file是一种memory。那么，同为Memory Compiler生成，RF和SRAM有什么区别呢？在比较中，不同规格相比较显然不够客观，也不能让我们更清晰地认识到它们的差异。在比较前，我们需要先把端口的概念搞清楚： 1 port / single port：单端口，读写同端口，需要WE控制输入输出 2 port：双端口，读写分开，输入输出端口固定，可以不用WE控制 dual port:同样是双端口，但读写端口不固定，且都可读可写 RF 的端口示意图SRAM 的端口示意图所以我们应当把1P RF和SP SRAM，2P RF和DP SRAM比较，才有意义。1 Port Register file 和 Single Port SRAM同为单端口，从外部端口看，难以区分1P RF和SP SRAM的区别，但是我们可以从以下几个方面，来进行区分。首先我们以Memory Size：512*32的1P RF和SP SRAM为例。此为1P RF此为SP SRAM从datasheet直观上来看，SRAM比Register file多了OEN（输出使能）。除此之外，Register file和SRAM两者相比，SRAM的最大容量比RF要大。相同配置下，RF的面积更大，功耗更低。在mem比较小的情况下用RF划算，并且同样的mem，RF的长宽比会更小，方便后端floorplan。大容量的时候，SRAM的速度是有优势的。并且SRAM速度快，面积小。同样大小的RF，面积就很大了，速度也慢下来了。所以简单来说，小容量选RF，大容量选SRAM。2P Register file 和 Dual Port SRAM比起1P RF与SP SRAM的比较，2P RF与DP SRAM的差异较为直观。2P RF有一个输入数据总线，一个输出的数据总线。DP SRAM有两个数据输入总线，两个数据输出总线。换句话说，2P RF是一组信号，读写端口固定；而DP SRAM则有两组信号，读写不分开。且两组信号，每组都有自己的地址，输入数据总线，输出数据总线，时钟，读/写控制。这两组可以分别往存储单元写，或从存储单元读出。读可以一直读，写时数据可能存储单元数据更新，数据也可能输出端口。DP SRAM就好像2个SP SRAM共用存储单元。具体的应用，需要结合设计人员和项目自身的需求来选用。小容量，地址少的用RF。有两个外设要同时读写SRAM的，就要用DP SRAM。涉及到具体的选取，则需要由设计人员自己做判断了。以下为读写时序图：图源：数字IC自修室来自微信

SoC硬漏洞 EET0P编译EET0P2021年08月06日04：32来源：EETOP编译整理自semiwiki 我经常看到有关计算机系统被黑客入侵、某某CPU被爆出漏洞等的文章。那么有哪些最佳实践可以让您的新的或现有的电子系统更能抵御攻击，并且不易受到攻击？Gajinder Panesar 和 Tim Ramsdale 分别是来自 Siemens EDA 和 Agile Analog 的两位专家，他们联手撰写了一份 15 页的白皮书，“ SoC 漏洞和模拟威胁的演进格局” 。接下来我们分享一些从阅读本文中学到的要点。(关注EETOP公众号，后台输入关键词：漏洞 ，获取白皮书）漏洞 一个安全前提是仅依靠软件更新来修补漏洞是不够的，因此应考虑将安全性作为硬件设计的一部分。甚至还有一个名为OpenTitan的开源项目，可帮助您为硅信任根(RoT) 芯片构建透明、高质量的参考设计和集成指南。使用基于硬件的 RoT，只能运行与已知签名进行比较的固件，从而阻止加载任何被黑固件的尝试。 黑客们变得越来越有创造力和足智多能，通过硬件测量来检查RSA算法中的密钥，，并注意到操作执行方式的微小变化，也就是侧通道攻击。下面显示的是紫色箭头的四个乘法部分，那么负尖峰是算法中的平方和模块化还原的一部分。侧道攻击 可以通过检查以下几件事来揭示安全线索：缓存活动执行管道电磁 (EM)值电压变化电流变化 侧道攻击的另一个例子是黑客试图猜测其中一个关键字节，并且在下图的350 附近他们找到了一个正确的关键字节。攻击输出与子密钥猜测的样本数 黑客攻击的目标包括 5G 基础设施、边缘服务器、物联网设备、云计算、自动驾驶汽车、工业机器人。黑客正在使用统计方法来衡量电子设备，为安全漏洞提供线索。一种对策是让硬件设计团队添加随机电噪声。正如德国安全公司LevelDown所记录的那样，黑客使用的另一种技术是在特定时间点故意干扰电源，然后将存储的位翻转到不安全状态。甚至一些较旧的处理器也存在黑客使用非法操作码的漏洞，从而使处理器处于易受攻击的状态。温度是另一种技术，攻击者可以在高于或低于指定温度的温度下运行 SoC，以改变内部状态，甚至从物理不可克隆功能 (PUF) 中提取私钥。攻击者可能利用电源轨的电压变化，以减慢或加快逻辑，导致内部比特翻转，并达到非法状态。如果黑客可以物理访问您的电子系统，他们通过改变占空比或引入毛刺直接控制时钟输入将改变内部逻辑。 ChipWhisperer是一家拥有开源系统的公司，使用侧信道功率分析和故障注入来暴露嵌入式系统的弱点。使用电磁（EM）辐射进行故障注入是ChipShouter公司使用的一种技术，但它们必须与内部时钟边缘精确定时，以创造一个可重复的故障。即使是在去掉盖子的IC封装上使用激光，也能迫使一个SoC出现内部错误。 漏洞对策 时钟毛刺：内部生成的比较源。 电源毛刺：断电检测器 温度攻击：温度传感器 在白皮书中，他们提供了一种名为Tessent Embedded Analytics的产品，它将硬件监视器嵌入到您的 SoC 中，然后与基于消息的架构进行通信。添加来自Agile Analog 的硬件安全 IP 可以检查时钟、电压和温度：来自 Agile Analog 的监视器这些监视器可以感知漏洞利用，然后嵌入式分析可以报告并决定适当的安全响应。嵌入式分析和安全 IP 的组合如图所示：嵌入式分析和安全 IP总结SoC 设计的强大功能和优势正受到黑客的攻击，因此设计社区有责任采取主动措施来加强其新产品的安全级别。西门子 EDA 和 Agile Analog 创建了一个嵌入式数字和模拟硬件框架，用于检测网络威胁，并实时采取适当行动。来自微信

如何用云服务器搭建一个芯片SOC环境 ICbug猎人处芯积律2021年08月01日07：52今天这篇文章将介绍如何在云端服务器安装EDA软件并且搭建SOC环境。EDA是一个很大的概念，我们这里讲的是芯片设计中的EDA软件。芯片设计的EDA软件包括设计输入工具如composer，设计仿真工具如VCS/Verdi,综合工具如Design Compile，布局布线工具如Design Planner，物理验证工具Dracula，模拟电路仿真器SPICE等。举例的这些EDA工都是收费软件。目前也有一些开源的EDA工具可以用，如仿真用的Iverilog/ Verilator，看波形用的gtkwave，综合用的YoSys等。Efabless曾经用这些纯开源的EDA软件开发并流片过一款芯片。这款芯片结构如下该芯片的资料在这里：https://github.com/efabless/raven-picorv32。这个链接里面包含了该芯片的开源软件，代码，测试等资料，作为一款SOC开源项目大家有兴趣可以去看看。刚才提到的开源EDA Iverilog和Gtkwave的安装方法比较简单，直接敲下面的命令即可：sudo apt-get install iverilog sudo apt-get install gtkwave对于Verilator的安装我们等会在搭建SOC环境的时候介绍，其他开源EDA的安装方法这里不再介绍，有兴趣的可以在网上搜索。Verdi/VCS/simvision/irun等需要授权的EDA软件也可以在云服务器上安装，但是需要license支持才能用。虽然网上也有破解版本，但是个人不推荐使用。如果是企业用户且员工比较少的情况下可以向各个地方的集成电路设计服务机构（如苏州ICC）申请各家EDA的license，能够得到比较大的支持。下面我们介绍搭建一个SOC项目并用相关EDA工具进行仿真。Opentitan是一个开源项目，他是由RISCV搭建的一款简单芯片，其系统架构如下这颗芯片主要构成有1个riscv核，512kB的eflash，64kB的SRAM，16kB的ROM，安全加密模块，32个IO端口，一个UART，一个GPIO，一个SPI。目前I2C还没加进去，据说后面会加进去。从opentitan提供的资料来看，该项目包括了开源的软件，硬件代码，还提供了三套仿真测试环境，分别是verilator仿真环境，FPGA测试环境以及需要VCS的仿真环境。学习人员可以根据自己需要选择不同的运行环境。我们提供的SOC环境搭建步骤在opentitan 的开源网站都能找到，如果有不清楚的地方可以在下面这个链接处查找。https://docs.opentitan.org/doc/ug/getting_started/搭建环境的第一步是创建工具的路径。 sudo mkdir/tools sudo chown $(id -un) /tools第二步是克隆opentitan的库，这样就将SOC的源代码和相关资料拷贝到你的云服务器上。working-area 是你创建的工作路径。cd git clone https://github.com/lowRISC/opentitan.git代码资料会被存在  /opentitan 下面，我们后面介绍的$REPO_TOP 指的就是 /opentitan 这个路径。第三步安装相关软件sudo apt install autoconf bison build-essentialclang-format cmake curl \doxygenflex g++ git golang libelf1 libelf-dev libftdi1-2 libftdi1-dev \ibncurses5 libssl-dev libusb-1.0-0 lsb-release make ninja-build perl \pkgconfpython3 python3-pip python3-setuptools python3-wheel python3-yaml \srecordtree xsltproc zlib1g-dev xz-utils第四步 芯片环境中有用到python3相关的脚本，而云服务器没有安装python3的相关组件，因此需要我们自己安装。apt install python-pippip install --upgrade setuptoolspython -m pip install --upgrade pipsudo apt install djangopip3 install --upgrade pippip3 install django-haystackpip3 install setuptools-scmpip3 install django-haystack装完这些软件后再按照下面步骤安装python3相关的脚本软件。cd $REPO_TOPpip3 install --user -r python-requirements.txt第五步是安装riscv的编译工具链，官网提供了两种方法，一个直接下载，另外一个需要自己编译工具链，对于初学者来讲，建议选择第一种。cd $REPO_TOP./util/get-toolchain.py通过上面五步，我们已经将芯片的源代码和工具链软件都准备好了。在上述文中也讲到，opentatian可以用开源的EDA工具进行仿真，也可以用VCS等需要授权的软件进行仿真。在这里我们选择开源的verilator仿真工具进行仿真。为此需要按照以下步骤安装verilator仿真工具。export VERILATOR_VERSION=4.104git clonehttps://github.com/verilator/verilator.gitcd verilatorgit checkout v$VERILATOR_VERSIONautoconf./configure--prefix=/tools/verilator/$VERILATOR_VERSIONmakemake install做完这些我们就可以去跑仿真了。第六步build环境cd $REPO_TOPfusesoc --cores-root . run --flag=fileset_top--target=sim --setup --build lowrisc:systems:chip_earlgrey_verilator./meson_init.shninja -C build-out all第七步输入以下指令进行跑仿真。cd $REPO_TOPbuild/lowrisc_systems_chip_earlgrey_verilator_0.1/sim-verilator/Vchip_earlgrey_verilator\ --meminit=rom,build-bin/sw/device/boot_rom/boot_rom_sim_verilator.scr.39.vmem--meminit=flash,build-bin/sw/device/examples/hello_world/hello_world_sim_verilator.elf\--meminit=otp,build-bin/sw/device/otp_img/otp_img_sim_verilator.vmem    这个时候我们可以在工作界面上看到类似以下log  为了看运行的结果用screen /dev/pts/4进行查看。由于开源软件运行的效率会比较低，跑仿真的时间会比较久，所以需要耐心等待一下。   如果想看信号波形，在上面跑仿真的命令里面加—trace，即可生成波形。然后用gtkwave sim.fst 查看波形，其效果如下。写在最后，opentitan这个项目的开发流程还是比较全的，对于芯片从业者是一个很好的学习资源，特别是里面验证的介绍很多公司都可以借鉴。经常看到很多芯片初从业人员没有什么项目经验，如果能够吃透这个项目那你在找工作的时候是非常有竞争力的。通过这篇文章我希望能够将做芯片这件看起来门槛很高的事情简单化，让更多的大学生甚至中学生都能参与其中，让更多的人更早的去了解知道计算机的工作原理。来自微信

【干货】这篇把MOSFET的每个特性参数都讲透了！ 小盛HI-SEMICON2021年07月12日08:4401绝对最大额定值02电参数来自微信

ReRAM将如何影响未来的存储格局？ 助力科技创业者的半导体行业观察2021年04月20日08：59存储器是现代信息系统最关键的组件之一，已经形成主要由DRAM与NAND Flash构成的超千亿美元的市场。随着万物智联时代的到来，人工智能、智能汽车等新兴应用场景对存储提出了更高的性能要求，促使新型存储器迅速发展，影响未来存储器市场格局。我国正在大力发展存储产业，除了在传统存储器上努力实现追赶，也在提前布局新型存储器，这将是未来存储产业生态的重要部分。新型存储器究竟指什么，有哪些技术原理，竞争格局如何，未来发展前景会是怎样？本期「云岫研究」，我们聚焦于新型存储器中的阻变存储器 （ReRAM或RRAM，Resistive RAM），并通过分析其技术、应用场景与模式，得出如下判断：1.万物智联时代，需要速度、功耗、容量等性能更强的新型存储器；2.对比四大新型存储器，ReRAM在密度、工艺制程、成本和良率上具备明显优势；3.AIoT、智能汽车、数据中心、AI计算（存算一体）将是ReRAM的重要发展机遇；4.IDM模式是ReRAM厂商的最佳选择；5.新型存储器是中国实现存储领域弯道超车的最佳机会。 存储器是半导体最大细分市场新型存储器是未来选择 存储器是半导体产业的风向标和最大细分市场，约占半导体产业的三分之一。智能时代的到来，将引起存储行业的新一轮爆发。据YOLE统计，2019年以来，存储器成为半导体增速最快的细分行业，总体市场空间将从2019年的1110亿美元增长至2025年的1850亿美元，年复合增长率为9%。细分市场中，新型存储器市场增速最快，将从5亿美元增长到40亿美元，年复合增长率达到42%，发展潜力巨大。图1：全球存储器市场规模及增速（资料来源：YOLE） 存储器可以按照断电是否能保存数据分为两类。图2：存储器分类（云岫资本整理）第一类易失性存储器是以动态随机存取存储器（DRAM）和静态随机存取存储器（SRAM）代表的易失性存储器，二者均具备高读写速度。其中SRAM速度高于DRAM，但密度低于DRAM，这是因为一个DRAM存储单元仅需一个晶体管和一个小电容，而每个SRAM单元需要四到六个晶体管。其共同的缺点是容量较低且成本高，一般分别用作主存和缓存。第二类非易失性存储器包括以NOR FLASH和NAND FLASH为代表的传统存储器和四种新型存储器。NOR FLASH的容量较小且写入速度极低，但读速较快，具备芯片内执行的特点，适合低容量、快速随机读取访问的场景；NAND FLASH的容量大成本较低，但读写速度极低，一般用于大容量的数据存储。除FRAM以外的新型存储器均是通过阻值高低变化实现“0”“1”数据存储，四种新型存储器均具备非易失性，断电后仍可以保存数据，相比传统存储器在读写速度、功耗、寿命等方面各有优势。 存储器的发展取决于应用场景的变化。图3：存储的过去、现在与未来——场景应用决定市场趋势（云岫资本整理）20世纪70年代起，DRAM进入商用市场，并以其极高的读写速度成为存储领域最大分支市场；功能手机出现后，迎来NOR Flash市场的爆发；进入PC时代，人们对于存储容量的需求越来越大，低成本、高容量的NAND Flash成为最佳选择。智能化时代里，万物智联，存储行业市场空间将进一步加大，对数据存储在速度、功耗、容量、可靠性层面也将提出更高要求。而DRAM虽然速度快，但功耗大、容量低、成本高，且断电无法保存数据，使用场景受限；NOR Flash和NAND Flash读写速度低，存储密度受限于工艺制程。市场亟待能够满足新场景的存储器产品，性能有着突破性进展的新型存储器即将迎来爆发期。对比四种新型存储器ReRAM在密度、工艺制程、成本和良率上具备明显优势 目前，新型存储器主要有4种：相变存储器（PCM），以Intel和Micron联合研发的3D Xpoint为代表；铁电存储器（FeRAM），代表公司有Ramtron和Symetrix；磁性存储器（MRAM），代表公司是美国Everspin；阻变存储器（ReRAM），代表公司有松下、Crossbar和昕原半导体。表1：4种新型存储器参数对比（资料来源：Objective Analysis） 1.相变存储器（PCM或PCRAM，Phase-change RAM）PCM的原理是通过改变温度，让相变材料在低电阻结晶（导电）状态与高电阻非结晶（非导电）状态间转换。图4：PCM原理（资料来源：Intel）PCM虽然读写速度比NAND Flash有所提高，但其RESET后的冷却过程需要高热导率，会带来更高功耗，且由于其存储原理是利用温度实现相变材料的阻值变化，所以对温度十分敏感，无法用在宽温场景。其次，为了使相变材料兼容CMOS工艺，PCM必须采取多层结构，因此存储密度过低，在容量上无法替代NAND Flash。除此之外，成本和良率也是瓶颈之一。Intel和Samsung于2006年生产了第一款商用PCM芯片。2015年，Intel和Micron合作开发了名为3D XPoint的存储技术，该技术也是PCM的一种。2018年双方结束了联合开发工作，2021年3月，Micron宣布停止所有基于3D XPoint技术产品的进一步开发。 2.铁电存储器 （FRAM或FeRAM，Ferroelectric RAM）FRAM并非使用铁电材料，只是由于存储机制类似铁磁存储的滞后行为，因此得名。FRAM晶体材料的电压-电流关系具有可用于存储的特征滞后回路。图5：FRAM原理（资料来源：Objective Analysis）FRAM优势在于读写速度快、寿命良好，但其存储单元基于双晶体管，双电阻器单元，单元尺寸至少是DRAM的两倍，存储密度受限，成本较高。并且它的读取是破坏性的，每次读取后必须通过后续写入来抵消，以将该位的内容恢复到其原始状态。材料方面，目前铁电晶体材料PZT（锆钛酸铅）和SBT（钽酸锶铋）都存在疲劳退化、污染环境等问题，尚未找到完美商业化的材料。目前，Ramtron（归属于Cypress）和Symetrix两家公司正主导FRAM的开发。 3.磁性存储器 （MRAM，Magnetic RAM）目前主流的MRAM技术是STT MRAM，使用隧道层的“巨磁阻效应”来读取位单元，当该层两侧的磁性方向一致时为低电阻，当磁性方向相反时，电阻会变得很高。图6：MRAM原理（资料来源：Avalanche Technology）STT MRAM虽然性能较好，但临界电流密度和功耗仍需进一步降低，目前MRAM的存储单元尺寸仍较大且不支持堆叠，工艺较为复杂，大规模制造难以保证均一性，存储容量和良率爬坡缓慢。在工艺取得进一步突破之前，MRAM产品主要适用于容量要求低的特殊应用领域，以及新兴的IoT嵌入式存储领域。商业上，Everspin与Global Foundries合作，UMC与Avalanche Technology合作，推广STT-MRAM。 4.阻变存储器 （ReRAM或RRAM，Resistive RAM）阻变存储器全称是电阻式随机存取存储器，是以非导性材料的电阻在外加电场作用下，在高阻态和低阻态之间实现可逆转换为基础的非易失性存储器。ReRAM包括许多不同的技术类别，比如氧空缺存储器（OxRAM，Oxygen Vacancy Memories）、导电桥存储器 （CBRAM，Conductive Bridge Memories）、金属离子存储器（Metal Ion Memories）以及纳米碳管 （Carbon Nano-tubes）。图7：ReRAM原理（资料来源：Objective Analysis） ReRAM的单元面积极小，可做到4F²，读写速度是NAND FLASH的1000倍，同时功耗下降15倍。ReRAM工艺也更为简单。以Crossbar和昕原半导体为例，其采用对CMOS友善的材料，能够使用标准的CMOS工艺与设备，对产线无污染，整体制造成本低，可以很容易地让半导体代工厂具备ReRAM的生产制造能力，这对于量产和商业化推动有很大优势。 图8：Crossbar的电阻切换机制和新型3D堆叠ReRAM（资料来源：Crossbar官网）上图是Crossbar的ReRAM结构设计，大致分为顶部电极，开关介质和底部电极三层结构，其电阻切换机制是：两个电极之间施加电压时，切换材料中将形成纳米细丝，通过细丝连接上下两个电极，改变转换层的电阻，细丝相连代表存储值“1”，细丝断裂代表存储值“0”。由于电阻切换机制基于金属导丝，因此Crossbar ReRAM单元非常稳定，能够承受从-40°C到125°C的温度波动，写周期为1M +，在85°C的温度下可保存10年。从密度、能效比、成本、工艺制程和良率各方面综合衡量，ReRAM存储器在目前已有的新型存储器中具备明显优势。ReRAM国内外发展现状 在商业化上，Crossbar、昕原半导体、松下、Adesto、Elpida、东芝、索尼、美光、海力士、富士通等厂商都在开展ReRAM的研究和生产，其中专注IP授权的Crossbar对于ReRAM的基础技术研发走在了前列。Crossbar研发了两种存储架构——1T1R和3D堆叠式架构，3D堆叠技术可实现存储级内存，内置选择器允许多种存储阵列配置，单个晶体管可以驱动数千个存储单元，可以组织成超密集的3D交叉点阵列，可堆叠并能够扩展到10nm以下，从而为单个裸片上的TB级存储铺平了道路。 在代工厂方面，中芯国际（SMIC）、台积电（TSMC）和联电（UMC）都已经将ReRAM纳入自己未来的发展版图中。根据公开信息，已量产的海外ReRAM存储器主要有Adesto的130nm CBRAM和松下的180nm ReRAM。松下（Panasonic）在2013年开始出货ReRAM，成为了世界第一家出货ReRAM的公司。接着，松下与富士通联合推出了第二代ReRAM技术，基于180nm工艺。而Adesto 一直在缓慢地出货低密度 CBRAM。国内，昕原半导体在Crossbar的基础上实现了技术核心升级和工艺制程的改进，实现28nm量产，并且已建成自己的首条量产线，拥有了垂直一体化存储器设计加制造的能力。兆易创新和Rambus宣布合作建立合资企业合肥睿科微（Reliance Memory），进行ReRAM技术的商业化，但目前还无量产消息。  ReRAM迎来四大发展机遇：AIoT、智能汽车、数据中心、AI计算1.AIoTAIoT指人工智能技术与物联网在实际应用中的落地融合。根据艾瑞咨询数据，2019 年中国 AIoT 产业总产值为3808 亿元，预计2022年将达7509亿元，年复合增长率达25.4%。AIoT需要数据的实时交互，因此不仅要求存储器低功耗，也需要高读写和低延迟。目前的NOR Flash存储密度低、容量小、功耗高，无法实现高写入速度。而ReRAM在保证读性能的情况下，写入速度可提升1000倍，同时可实现更高存储密度和十分低的功耗，未来将会是取代NOR Flash成为万物智联时代存储器的最佳选择。随着人与物交互信息越来越多，很多私人信息会被存储记录，物联网在带来生活便利的同时，也带来了潜在的数据安全隐患，针对物联网的攻击甚至可以通过设备传递到现实生活中带来难以想象的破坏。AIoT应用越来越多要求具备安全属性。然而，目前普遍的安全芯片+Nor Flash方案存在成本高、空间受限等痛点。PUF（Physically Unclonable Function，物理不可克隆函数）+新型存储器芯片有望成为解决智能设备存储与安全问题的主流方案。PUF是一种利用芯片在半导体生产过程中的工艺波动性来生成芯片唯一函数，能够做到一芯一密，可称之为“芯片指纹”。目前，昕原半导体设计了基于ReRAM存储器的PUF芯片，可以同时具备存储加安全两个功能。2.智能汽车汽车电子根据功能可分为车身控制系统（ECU）、安全系统、娱乐设备、底盘控制、高级驾驶辅助系统（ADAS）等，都需要半导体器件实现相关功能，包括存储器、传感器、光电器件、射频器件、功率器件等。根据Counterpoint Research预测，未来单车存储容量将达到2TB-11TB，一辆L4/L5级自动驾驶汽车至少需要74GB DRAM和1TB NAND。据IHS预测，全球汽车存储IC市场规模2025年约为83亿美元。智能汽车对存储器的要求不仅在于温度和可靠性。控制系统需要智能化实时决策；ADAS系统时刻产生大量图像数据；娱乐系统需要更加智能来提升用户体验；能耗对于智能汽车也是关键性因素……这些都要求存储器具备大量的数据实时吞吐能力，保证存储稳定性和高能效比。传统的NOR Flash无法满足未来智能汽车对读写速度（特别是XIP程序执行效率）的要求；NAND Flash难以实现XIP片上的程序执行并且极慢；DRAM和SRAM容量有限，断电数据会丢失。新型存储器中，ReRAM不仅满足高读写速度和存储密度的要求，同时延迟可降低1000倍，可满足未来智能驾驶高实时数据吞吐量。安全性方面，ReRAM具备宽温和可靠性。未来有望出现高性能、高集成度、高稳定性和低功耗的车规ReRAM存储器。3.数据中心AI时代，数据呈现爆发式增长，越来越多的数据将在云端进行处理，根据思科预测，2021年全球将有1327EB数据存储在数据中心，6年复合增长率率高达41%。根据《2019-2020年中国IDC产业发展研究报告》预测，2022年中国数据中心市场规模将超过3200亿元。数据量的爆发催生对存储器新的增量市场和性能要求，据SUMCO预测，数据中心对SSD存储的需求将在2019年到2023年之间实现46%的复合增长。但目前数据中心存储器性能发展速度无法跟上计算需求，并且功耗仍是数据中心成本最高的因素之一。传统机械硬盘虽然寿命长成本低，但是读写速度极低且发热和噪声明显。DRAM虽速度较快但为易失性存储器，断电无法保存数据且成本极高，无法作为大量存储数据使用。而NAND读写速度仍较慢，另一方面功耗较高，性能和容量与工艺制程强相关。现有存储器无法跟上未来对数据高读写速度，低延迟，低功耗的需求。ReRAM相较NAND可提升100倍的读写性能，同时保持更低的功耗和高存储密度，有望解决未来数据中心高能效比，低延迟的需求，实现更高性能的AI数据中心。 4.AI计算（存算一体）人工智能是目前技术发展的重要趋势，根据沙利文咨询数据，2016-2024年人工智能的年均增长率达到33.98%，预计2024年将超过6157亿美元。而我国人工智能产业规模预计2024年将逼近8000亿元，约占全球总体产业规模的20%，复合增长率达到48.97%，大大超过全球平均水平。算力、算法、数据量是人工智能发展的三大基础要素，它们决定了AI计算的性能，这其中的两点都与存储相关：数据由存储器承载，数据量决定了AI计算模型的准确度；算力方面，未来对芯片计算性能和延迟性都提出了更高要求。目前的冯诺依曼架构，存储单元和计算单元独立分开，搬移数据的过程需要消耗大量时间和能量，并且由于处理器和存储器的工艺路线不同，存储器的数据访问速度难以跟上CPU的数据处理速度，性能已远远落后于处理器。所以，冯诺依曼架构在数据处理速度和能效比等方面存在天然限制，这被称为“存储墙”。存算一体架构通过将存储单元和计算单元融为一体，消除了数据访存带来的延迟和功耗，可以突破“存储墙”，实现更高的算力和更高的能效比。 图9：存算一体突破存储墙（云岫资本整理）目前存算一体有两种实现方式，第一种是基于易失性存储器DRAM和SRAM，但由于存储器制造工艺和逻辑计算单元的制造工艺不同，无法实现良好的融合，目前只能实现近存计算，仍存在存储墙问题，甚至因为互连问题可能还会带来性能损失。并且，因为SRAM和DRAM是易失性存储器，需要持续供电来保存数据，仍存在功耗和可靠性的问题。第二种是结合非易失性新型存储器，可以利用欧姆定律和基尔霍夫定律在阵列内完成矩阵乘法运算，而无需向芯片内移入和移出权重。新型存储器是通过阻值变化来存储数据，而存储器加载的电压等于电阻和电流的乘积，相当于每个单元可以实现一个乘法运算，再汇总相加便可以实现矩阵乘法，所以新型存储器天然具备存储和计算的属性。在这种情况下，同一单元就可以完成数据存储和计算，消除了数据访存带来的延迟和功耗，是真正意义上的存算一体。新型存储器中，ReRAM具有高集成密度、高开关比、高计算精度、高能效比和制造兼容CMOS工艺等优良特性，被认为是实现存算一体的最佳选择之一。、图10：新型存储器实现存算一体（Nature Nanotechnology） IDM模式是ReRAM厂商的最佳选择存储行业中，纯芯片设计公司难以摆脱对代工厂的依赖，不仅生产周期长、成本高，而且无法根据生产工艺做出适配性设计；而纯代工企业利润较低无法享受更多新技术红利。因此，目前世界前十大半导体公司中的4家存储公司，全部为IDM模式，拥有存储芯片设计加制造的全套能力。对于以ReRAM为代表的新型存储器而言，IDM模式不仅工艺和产能自主可控，同时可以不断进行迭代优化，通过高良率和高性能迅速筑起行业壁垒，是存储器行业发展最佳的商业模式。 新型存储器是中国实现存储领域弯道超车的最佳机会目前中国存储器市场国产化率极低，传统存储器先进技术均掌握在美国、韩国和日本手中，中国在最新产品性能上落后5-10年。三星、海力士和美光垄断了以DRAM为代表的易失性存储器市场，而以NAND为代表的非易失性存储器也被三星、铠侠、闪迪、美光和海力士垄断。而在ReRAM等新型存储器的发展上，中国与其他国家站在同一起跑线，都有机会出现下一个三星和海力士。在这中国存储产业突围的关键时期，一系列相关政策陆续出台，重点支持存储行业。国家“十四五”规划纲要中，在加强原创性引领性科技攻关方面，“先进存储技术升级”被列入“科技前沿领域攻关”重点领域；在加快推动数字产业化方面，《纲要》提到，培育壮大人工智能、大数据、区块链、云计算、网络安全等新兴数字产业，提升通信设备、核心电子元器件、关键软件等产业水平。图11：“十四五”规划纲要专栏2 科技前沿领域攻关2021年3月，临港新片区发布集成电路产业专项规划（2021-2025），提到要“在阻变存储器（ReRAM）等新兴领域实现增量发展”。图12：节选自《临港新片区集成电路产业专项规划（2021-2025）》目前，很多曾在世界顶尖企业担任高管的产业专家纷纷回国创业，不仅带来了先进技术和经验，也吸引了一批有志之士共同打造中国芯。天时地利人和之下，中国新型存储器未来可期！ 参考资料：[1]Jim Handy. Objective Analysis White Paper : NEW MEMORIES FOR EFFICIENT COMPUTING Reducing Energy Consumption in Battery and Large-Scale Systems，2018.[2]Yu, Shimeng. Resistive Random Access Memory (RRAM)[J]. Synthesis Lectures on Emerging Engineering Technologies, 2016, 2(5):1-79.[3]刘明.半导体存储器技术[J].科技导报,2019, 037(003):62-65.[4]刘森, 刘琦. 阻变存储器发展现状[J]. 国防科技, 2016, 37(6).[5]国元证券.电子行业研究报告：存储芯片投资地图.[6]方正证券.汽车半导体系列专题报告——电车之忆：汽车存储芯片分布[7]Mahendra Pakala. AI时代推动存储器的创新与发展[J]. 中国电子商情(基础电子), 2019(10).—END—来自微信