ASIC设计学习总结(包括：工具及书籍文档推荐 、软件环境搭建、RTL设计、验证、工艺库说明、形式验证、综合等共12部分） 原创tfpwl——lj EET0P2019年02月07日09：57之前介绍过了了芯片设计全流程介绍（芯片设计全流程详解 包括：正向流程和反向流程）。由于当时的经验十分有限，所以对于正向设计，特别是对于从RTL级代码开始的设计介绍得不是很清楚。经过这一段时间的学习，对于从RTL级代码开始的Asic芯片设计有了更多的认识，现在总结一下，一方面给自己整理思路，另一方面也希望抛砖引玉，让大家各抒己见，分享一下各自的设计经验，促进我们的共同进步。笔者原本打算详细的介绍学习中的收获，将各类知识点写成文章，但经过反复考量之后，发现这种详细照搬别人知识的做法其实没什么意思。与其原封不动的转述别人书中的内容，不如直接提供参阅的书目，这样就免得在转述别人的知识的时候误解作者想要表达的真正意义。所以本系列的文章，笔者将个人学习的经验加以整合，将经验知识点罗列出来，并附加所参阅的书籍。另外涉及到实践操作过程的章节，将会把具体使用的工具罗列出来，并附上一些参考性的代码和脚本。本系列文章主要分为十二个部分，分别为：（一）工具及书籍文档推荐（二）软件环境搭建（三）RTL设计（四）验证（五）工艺库说明（六）形式验证（七）综合（八）可测性设计（九）低功耗设计（十）静态时序分析（十一）数模混合仿真（十二）可测性设计介绍这么多，不是显得个人有多少经验，其实本人也只是菜鸟，关注这么多内容，主要是为了让自己的知识储备更全面一下，这样考虑设计问题的时候遗漏的东西会更少一些。在本系列文章中，每个章节的详略是不同的,主要是跟个人工作经验有关，有介绍得简单的地方，麻烦大家帮忙补充。每个部分的内容基本采用“理论+工具+示例”的行文结构，有些EDA工具笔者没有使用过的就暂不能提供实例了。（一）工具及书籍文档一、前言对于RTL级的Asic设计所涉及到的软件是非常之多的，笔者也并没有每一个都使用过。二、工具介绍RTL代码规则检查工具：nlint，spyglass。这两个软件主要是用于检查代码的语法和语义错误的，并且比其他的工具能检测出更多的问题，比如说命名规格，时序风险，功耗等。详细介绍请参考软件的使用教程，nlint有Windows版和linux版，软件的linux版本和使用教程可以在eetop上搜索到。RTL代码仿真工具：这类仿真工具有较多的组合，比如说：qustasim/modelsim，NC_verilog+Verdi，VCS+DVE,VCS+Verdi等等。目前笔者使用的组合是VCS+Verdi。这两个软件是业内主流的仿真软件，还可以结合UVM库进行仿真，当然这是验证方法学的内容。综合工具：Design Complier。最常用的综合工具，没有之一，该软件主要是将RTL代码“翻译+优化+映射”成与工艺库对应的门级网表。并且还包含功耗分析软件Power Complier和边界扫描寄存器插入软件 BSD Complier。可测性设计：DFT Complier + TetraMAX。软件在DC之后使用，DFT Complier 用于将设计的内部寄存器替换成扫描寄存器并组成一条或多条扫描链，TetraMAX是用于自动生成测试向量的。形式验证工具：Formality、Conforml（candence出品）。等价性验证工具，主要是在DFT Complier插入扫描链之后进行验证，另外，在版图综合时钟树，插入BUFFER之后，也需要用该工具进行等效性验证。静态时序分析工具: Prime Time。业界最常用的时序分析工具之一，该软件包括功耗分析PTPX工具，功耗分析必备。cadence也有对应的时序分析工具——Encounter Timing System。自动布局布线工具（APR）：ICC，Enconter。其中Encounter是Cadence公司的。数模混合仿真: nanosim + VCS，nanosim的升级版为XA。这是一篇有关于synopsysEDA工具软件的介绍，希望对于EDA软件的用途不清楚的伙伴有帮助。http://bbs.eetop.cn/thread-151171-1-1.html三、书籍推荐《Verilog HDL 硬件描述语言》《设计与验证Verilog HDL》《企业用verilog代码风格规范》《verilog语言编码风格》《verilogHDL代码风格规范》《Verilog HDL高级数字设计》《Soc设计方法与实现》《高级ASIC芯片综合》《华为Verilog典型电路设计》《数字IC系统设计》《数字集成电路--电路、系统与设计》《专用集成电路设计实用教程》《集成电路静态时序分析与建模》《CMOS集成电路后端设计与实战》《makefile教程》《鸟哥的私房菜》《SystemVerilog与功能验证》《UVM实战》《通信IC设计(上下册)》《数字图像处理与图像通信》《数字信号处理的FPGA实现中文版》各类Synopsy userguide，EETOP有16年版的。三、工艺库说明使用DC，PT，FM，ICC或者ENCOUNTER软件需要工艺库文件，主要包括数字逻辑单元文件，符号库，综合库，寄生电容参数库，版图文件LEF，milkway库等等。有关工艺库各文件夹的作用，笔者将会在将“工艺库说明”的章节进行详细介绍，如果有遗漏还请大家包涵。（二）环境搭建一、前言先介绍一下个人的使用环境。由于网络上已经存在很多安装教程，笔者就不再废话，直接给出他们的连接，并附带其他需要注意的关键点，如果有安装问题，请追问。Synopsys软件安装包下载地址在笔者前一篇文章“工具及书籍文档”，都是来自EETOP的大牛们提供的。在安装的过程中需要具备一些Linux系统的使用经验，不然会很难理解这些步骤是做什么的。个人的环境如下：1、vmware 12；2、RHEL6.5系统；3、synopsys软件，Lib Complier，VCS，Verdi，Desgin Complier，PrimeTime，Formality，ICC。一共7个软件，几乎都是15年版本的。二、步骤环境搭建需要准备以下三件事：1，vmware12虚拟机安装；安装教程如下。https://jingyan.baidu.com/article/215817f78879c21edb142379.html2, RHEL6.5操作系统安装，当然也可以使用CentOs6.5，安装教程如下。http://www.linuxidc.com/Linux/2016-05/131701.htm ——》RHEL6.5https://www.kafan.cn/edu/488101.html ——》Centos6.5a、安装vmware tools。在虚拟机中把系统安装好了之后，需要安装vmware tools，安装教程如下，http://www.linuxidc.com/Linux/2015-08/122031.htm ，安装该软件之后才可以启用共享文件夹以利于RHEL6.5与windows系统进行文件交换。b、更新YUM源，RHEL和Centos都需要更新YUM源，操作步骤一致，YUM是一个链接到软件库的一个软件，随后安装软件需要用到。https://jingyan.baidu.com/article/b24f6c8239c6aa86bee5da60.html注意：该教程某些步骤可能会失效，需要结合自己具体的情况使用。安装好YUM之后，可以使用yum install gvim命令测试一下。c、安装GCC,G++,这两个软件在VCS+Verdi仿真时会调用到。命令：yum install gcc命令：yum install gcc-c++3、 Synopsys软件安装Synopsys软件安装教程，链接如下：https://wenku.baidu.com/view/c02c271d9b6648d7c0c74670.htmlhttp://bbs.eetop.cn/thread-553702-1-1.html高版本和低版本的Synopsy软件安装步骤一致，区别在于license的问题。用EETOP上的最新license即可使用15版的软件。在使用RHEL操作系统需要懂一些SHELL脚本，makefile脚本，这样便于提高操作效率，后文会提到。注意：此外还需要修改四个文件的hostname，使得这四处的hostname保持一致。a、synopsys.dat中的第一行hostname；b、synopsys.bashrc中的export SNPSLMD_LICENSE_FILE=27000@localhost行，“@”符号后的hostname;c、/etc/sysconfig/network配置文件中hostname;d、/etc/hosts配置文件中的127.0.0.1这一行的 ，第三个参数hostname；这四个hostname一定要一致，才能正确启动DC,PT,FM,ICC,VCS,VERDI软件。在启动DC,PT,FM,ICC,VCS,VERDI软件之前需要先启动Synopsys的license管理器。有关软件的使用教程可以参考官方的userguide。或者EETOP上，小伙伴们的教程。（三）工艺库说明（略，请点击阅读原文查看）（四）RTL设计数字电路设计RTL设计所需要的理论知识庞杂而繁多，本文所介绍的内容均由个人参阅了许多书籍之后加以整合的，很多内容本人也不是很熟，只是罗列出来作为参考学习的资料。主要有三个部分的内容，第一部分主要是数字电路设计的基础，这是在大学时期应该予以掌握的内容，第二部分是进阶的学习内容附带一个专业方向——MCU，第三部分是有关于各类算法处理的专业知识，需要更多的复合型知识，例如通信方向需要有较好的数学功底—傅立叶变换。由于这部分内容实在太多，个人没有能力也没有必要将每一部分的内容都详细的罗列出来，所以这里只是整理出一些需要把握的关键点。至于具体的内容，还请大家按照个人需求，参阅推荐的各类书籍。一、基础组合逻辑与时序逻辑：布尔代数，卡诺图，基本与非门，锁存器，触发器，冲突与冒险。——《Verilog HDL高级数字设计》Verilog语言基础：数值类型，表达式与运算符，assign语句，always语句，if-else语句,case语句，阻塞与非阻塞。——《Verilog HDL 硬件描述语言》状态机：一段式、二段式、三段式状态机的区别；独热码、二进制码、格雷码的区别及应用场合。——《Verilog HDL高级数字设计》同步电路和异步电路：两者的本质，异步电路跨时钟域，亚稳态。——IC_learner博客复位与时钟：同步复位、异步复位、异步复位同步释放的区别，时钟分频——二分频、三分频、任意整数分频，门控时钟，时钟切换。——《深入浅出玩转FPGA》,百度文档数据通路与控制通路：本质上任何数字电路都可以划分为简单的两种类型——控制通路与数据通路，控制通路的核心是状态机，数据通路是各类算术处理算法、并行总线等等。——《Verilog HDL高级数字设计》Testbench验证：无论什么电路，最终都需要验证其功能的正确性。Testbench的结构主要由a,复位和时钟，b,激励产生电路，c，系统监视器，d，结果比较电路，e,波形产生函数，f，待验证的MODULE等主要模块组成，其中，b是最重要的模块，一切验证都是从激励信号开始的。——《verilogHDL代码风格规范》。初学者推荐使用windows版qustasim 或者modelsim 仿真工具，简单又方便，以后可学习使用VCS+Verdi（比较折腾人）。二、进阶代码风格：良好的代码风格很有必要，参考一下企业用的代码风格，有助于个人养成良好的编码习惯。——《企业用verilog代码风格规范》《verilog语言编码风格》基本常用电路：具备以上庞杂的理论基础之后，需要积累一些常用的基础电路。——《华为Verilog典型电路设计》接口电路，I2C,UART,SPI：接口电路是中小规模芯片常用的对外接口电路，无论是与上位机（PC）通信还是控制其它芯片。I2C从机常用于EEPROM芯片中，主机可以直接使用单片机模拟，ARM单片机直接集成了I2C主机，I2C的IP代码网络上有现成的；UART是全双工电路，宏晶单片机通过UART进行烧录，SPI电路最常用于SD卡上。——《Verilog HDL高级数字设计》《通信IC设计(上下册)》有简单的UART和SPI的代码。RISC,8051 MCU ——IP：通过下载EETOP上相关的IP及文档来学习。 三、专业数值的表示方法：浮点数，定点数的表示办法——《Verilog HDL高级数字设计》《通信IC设计(上下册)》算术处理算法：浮点数的加法、乘法电路设计。——《Verilog HDL高级数字设计》通信算法：FIR滤波器，IIR滤波器，傅立叶变换，冗余编码等等各种通信方向必须掌握的。——《通信IC设计(上下册)》《数字信号处理的FPGA实现》图像处理算法：静态图像，动态图像去噪。——《数字图像处理与图像通信》SOC：SOC类芯片的组成结构，AMBA总线，IP复用，SV验证。——《Soc设计方法与实现》四、工具：文档代码编辑器：GVIM，Notpad++RTL设计规则检查：Nlin,spyglass（五）验证（1）一、前言借助于前文RTL设计中提到的UART代码，本章节将在后面给出对应的testbench以及说明如何在questa/modelsim、VCS+DVE、VCS+Verdi工具中使用。推荐书籍：《vcs User Guide 2016》二、TestbenchTestbench的结构，正如上文提到的，主要由a,复位和时钟，b,激励产生电路，c，系统监视器，d，结果比较电路，e,波形产生函数，f，待验证的MODULE,g,控制仿真时间这几个部分组成。本章节提供的testbench只包含a,b,e,f，g部分，至于c,d更高级的内容，暂时无法涉及，questa/modelsim将不会使用到e部分的代码，使用questa/modelsim仿真时要屏蔽掉全部e段的内容。同样，在使用VCS+DVE进行仿真时要屏蔽VCS+VERDI的e段内容三、工具使用3.1modelsim仿真对于modelsim仿真, 仿真文件包含：1，verilog源文件(前文已全部提供)；2，testbench文件（后面会提供）modelsim使用教程：https://wenku.baidu.com/view/db638e25b9d528ea81c779cc.html有关在modelsim软件中如何使用本示例请参考以上教程。仿真结果图：3.2 VCS+DVE和VCS+VERDI仿真对于VCS+DVE和VCS+VERDI, 仿真文件包含：1，verilog源文件(前文已全部提供)；2，testbench文件（后面会提供），3，包含verilog、testbench文件路径的uart.f文件（必要时需自行修改），4，makefile仿真启动文件。在终端中运行make命令即可运行仿真，一定要注意文件路径问题。makefile教程：http://blog.csdn.net/liang13664759/article/details/1771246VCS+DVE 使用教程，https://wenku.baidu.com/view/48912cf558fb770bf68a55b4.htmlDVE是VCS软件自带的波形查看器。本章实例对应的VCS+DVE makefile启动脚本：all:VCS DVE VCS: vcs -f uart.f -full64 -debug_all -R DVE: dve -vpd wave.vpd -mode64 将以上内容复制到文本文件中，并将该文本文件改名为makeflile。uart.f内容:/home/Lance/synopsys/UART/testbench.v //必须放在文件中的第一行。/home/Lance/synopsys/UART/UART_XMTR.v/home/Lance/synopsys/UART/Control_Unit.v /home/Lance/synopsys/UART/Datapath_Unit.v/home/Lance/synopsys/UART/UART_RCVR.v/home/Lance/synopsys/UART/Control_Unit2.v/home/Lance/synopsys/UART/Datapath_Unit2.v DVE波形查看器启动命令：dve -vpd wave.vpd -mode64此外，在运行makefile启动脚本之前，还需要在testbench中添加如下代码：initialbegin $vcdplusfile("wave.vpd");//保存的波形文件名字 $vcdpluson(1,tb);//tb对应testbench文件的内的module名字 end该段代码为e,波形产生函数，主要是生成DVE波形查看器使用的VPD格式的波形文件。仿真结果图：VCS+Verdi，Verdi是debussy的升级版，是一个独立的软件，这对软件组合使用方式与VCS+DVE差不多。VCS+Verdi makefile启动脚本：all:VCS VERDI VCS:vcs +v2k -sverilog -debug_all -P /usr/synopsys/Verdi/K-2015.09/share/PLI/VCS/LINUX64/novas.tab /usr/synopsys/Verdi/K-2015.09/share/PLI/VCS/LINUX64/pli.a +vcs+lic+wait \ -f uart.f -y ./ +libext+.v -full64 -RVERDI: verdi -f uart.f -ssf wave.fsdb & 将以上内容复制到文本文件中，并将该文本文件改名为makeflile。注意:-P /usr/synopsys/Verdi/K-2015.09/share/PLI/VCS/LINUX64/novas.tab /usr/synopsys/Verdi/K-2015.09/share/PLI/VCS/LINUX64/pli.a主要是调用Verdi的接口函数以生成fsdb波形。 Verdi波形查看器启动命令：verdi -f uart.f -ssf wave.fsdb &此外，在运行makefile启动命令前，还需要在testbench中添加如下代码：initialbegin $fsdbDumpfile("wave.fsdb"); $fsdbDumpvars(0,tb); end 以生成Verdi波形查看器使用的FSDB格式的波形文件。注意： 启动脚本相关问题，需要学习makefile有关内容，有关VCS和Verdi的详细使用教程，还请参考其它资料。 (七) 综合（八）形式验证（九）数模混合仿真（十）静态时序分析（十一）低功耗设计（十二）可测性设计（由于篇幅关系，以上章节请点击阅读原文前往作者博客查看）推荐阅读：关注EETOP公众号，后台输入 芯片，查看如下文章ASIC前后端设计经典的细节讲解IC大牛10多年的设计分享：数字典型电路知识结构地图及代码实现关于华为海思，这篇文章值得一看俄国没有高端芯片，为什么却能造出一流武器？别拦我，我要做芯片！芯片春秋·ARM传中国芯酸往事印度芯酸往事国防军工芯片行业深度报告一位美国芯片公司华人高管对中国芯片行业的思考学习、积累、交流-IC设计高手的成长之路女生学微电子是一种什么体验？MIPS架构开放了，10天设计一款完全免费的MIPS处理器（附源码）性能之殇：从冯·诺依曼瓶颈谈起AI芯片设计与开发概览AI 芯片和传统芯片有何区别？一个资深工程师老王关于AI芯片的技术感悟隔隔壁老王：AI芯片与她怎么选？终于有人把云计算、大数据和人工智能讲明白了！尺寸减半、功率翻番！——氮化镓技术的现在和未来逻辑综合 Design Compiler 资料大全集成电路制造技术简史版图中Metal专题——线宽选择麒麟980内核照片：NPU在哪呢？有哪些只有IC工程师才能get到的梗？为什么7nm工艺制程这么难？从7nm看芯片行业的“贫富差距”什么是台积电的SoIC？ RISC-V打入主流市场的诸多问题RISC-V架构有何优势？关于RISC-V 终于有人讲明白了！ASIC低功耗设计实例分析及书籍推荐ASIC设计学习总结之可测性设计及书籍推荐ASIC设计学习总结之静态时序分析概要及书籍推荐ASIC设计学习总结之工具及书籍文档小芯片大价值 | ASIC工程师如此值钱到底为什么？芯片面积估计方法简介自主研发通信芯片有多难？通信行业老兵告诉你，没那么简单！RISC-V精简到何种程度？能省的都省了！多核CPU设计及RISC-V相关资料时序设计与约束资料汇总模拟版图讲义GDSII转DEF的flow简介机器学习将越来越依赖FPGA和SoCVerilog基本功之：流水线设计Pipeline Design先进封装发展趋势分析PPT先进封装发展现状分析PPT可测试性设计与ATPG麒麟980是如何诞生的？敢于失败，勇于尝试！（附：华为早期型号处理器研发过程）IC模拟版图设计讲义 Verilog CPU设计实例。。。。（共260篇）

IoT的核心：盘点下一代超低功耗节点黑科技 李飞的说2018年08月27日08：09随着物联网的逐渐铺开，人们已经在生活中看到了越来越多的物联网模块：智能水表，共享单车，等等。目前的物联网仍然主要由运营商推动，物联网模块需要使用标准蜂窝协议与基站通讯。由于基站需要覆盖尽可能大的面积，因此物联网模块需要能做到在距离基站很远时仍能通讯，这就对于物联网模块的射频发射功率有了很高的要求；从另一个角度来说，物联网模块在做无线通讯时仍然需要消耗高达30mA的电流，这使得目前的物联网模组仍然需要配合较高容量的电池（如五号电池）才能工作，这也导致了物联网模组的尺寸很难做小。为了能进一步普及物联网，必须克服这个功耗以及尺寸的限制。例如，如果未来要把物联网做到植入人体内，则不可能再搭配五号电池，而必须使用更小的电池甚至使用能量获取系统从环境中获取能量彻底摆脱电池的限制。为了实现这个目标，从通讯协议上说，可以使用更低功耗的自组网技术，类似BLE；而从电路实现上，则必须使用创新电路来降低功耗。能量获取技术根据之前的讨论，目前电池的尺寸和成本都已经成为了限制IoT设备近一步进入潜在市场的瓶颈。那么，有没有可能使用从环境中获得能量来支持物联网节点工作呢？这种从环境中获取能量来支持物联网节点工作的模块叫做“能量获取”（energy harvesting），目前能量获取电路芯片的研究已经成为了研究领域的热门方向。目前最成熟的能量获取系统可以说是太阳能电池。传统太阳能电池能提供较好的能量获取效率，但是付出的代价是难以集成到CMOS芯片上。最近，不少研究机构都在使用新型CMOS太阳能电池，从而可以和物联网节点的其他模块集成到同一块芯片上，大大增加了集成度并减小模组尺寸。当然，集成在CMOS芯片上的太阳能电池需要付出低能量输出的代价，目前常见的CMOS片上太阳能电池在室内灯光下能提供nW等级的功率输出，而在强光下能提供uW级别的功率输出，这就对物联网模组的整体功耗优化提出了很高的要求。另一方面，也可以将能量获取与小尺寸微型电池配合使用，当光照较好时使用太阳能电池而在光照较弱时使用备用电池，从而提升整体物联网模组的电池寿命。除了太阳能电池外，另一个广为人知的环境能量就是WiFi信号。今年ISSCC上，来自俄勒冈州立大学的研究组发表了从环境中的WiFi信号获取能量的芯片。先来点背景知识：WiFi的最大发射功率是30dBm（即1W），在简单的环境里（即没有遮挡等）信号功率随着与发射设备的距离平方衰减，在距离3m左右的距离信号功率就衰减到了1uW（-30dBm）左右，而如果有物体遮挡则会导致功率更小。俄勒冈州立大学发表的论文中，芯片配合直径为1.5cm的天线可以在非常低的无线信号功率（-33dBm即500nW）下也能工作给电池充电，能量获取效率在5-10%左右（即在距离发射源3m的情况下输出功率在50nW左右）。因此，WiFi信号也可以用来给物联网模组提供能量，但是其输出功率在现实的距离上也不大，同样也需要节点模组对于功耗做深度优化。另外，机械能也可以作为物联网节点的能量获取来源。压电效应可以把机械能转换为电能，从而使用压电材料（例如压电MEMS）就能为物联网节点充电。使用压电材料做能量源的典型应用包括各种智能城市和工业应用，例如当有车压过减速带的时候，减速带下的物联网传感器上的压电材料可以利用车辆压力的机械能给传感器充电并唤醒传感器，从而实现车辆数量统计等。这样，机械压力即可以作为需要测量的信号，其本身又可以作为能量源，所以在没有信号的时候就无需浪费能量了！压电材料的输出功率随着机械能的大小不同会有很大的区别，一般在nW-mW的数量级范围。唤醒式无线系统传统的IoT无线收发系统使用的往往是周期性通讯或主动事件驱动通讯的方案。周期性通讯指的是IoT节点定期打开与中心节点通讯，并在其他时间休眠；事件驱动通讯则是指IoT节点仅仅在传感器监测到特定事件时才与中心节点通讯，而其它时候都休眠。在这两种模式中，都需要IoT节点主动与中心节点建立连接并通讯。然而，这个建立连接的过程是非常消耗能量的。因此，唤醒式无线系统的概念就应运而生。什么是唤醒式无线系统？就是该该系统在大多数时候都是休眠的，仅仅当主节点发射特定信号时才会唤醒无线系统。换句话说，连接的建立这个耗费能量的过程并不由IoT节点来完成，而是由中心节点通过发送唤醒信号来完成。当建立连接的事件由中心节点来驱动时，一切都变得简单。首先，中心节点可以发射一段射频信号，而IoT节点可以通过能量获取（energy harvesting）电路从该射频信号中获取能量为内部电容充电。当IoT节点的电容充电完毕后，无线连接系统就可以使用电容里的能量来发射射频信号与中心节点通讯。这样一来，就可以做到无电池操作。想象一下，如果不是使用唤醒式无线系统，而是使用IoT主动连接的话，无电池就会变得困难，因为无法保证IoT节点在需要通讯的时候在节点内有足够的能量。反之，现在使用唤醒式系统，中心节点在需要IoT节点工作时首先为其充电唤醒，就能保证每次IoT节点都有足够能量通讯。那么，这样的唤醒式无线系统功耗有多低呢？在2016年的ISSCC上，来自初创公司PsiKick发表的支持BLE网络的唤醒式接收机在做无线通讯时仅需要400 nW的功耗，而到了2017年ISSCC，加州大学圣地亚哥分校发表的唤醒式接收机更是把功耗做到了4.5 nW，比起传统需要毫瓦级的IoT芯片小了4-6个数量级！来自UCSD的4.5 nW超低功耗唤醒式接收机反射调制系统唤醒式接收机主要解决了无线链路中如何低功耗接收信号的问题，但是在如果使用传统的发射机，则还是需要主动发射射频信号。发射机也是非常费电的，发射信号时所需的功耗常常要达到毫瓦数量级。那么，有没有可能在发射机处也做一些创新，降低功耗呢？确实已经有人另辟蹊径，想到了不发射射频信号也能把IoT节点传感器的信息传输出去的办法，就是由华盛顿大学研究人员提出的使用发射调制。反射调制有点像在航海和野外探险中的日光信号镜，日光信号镜通过不同角度的反射太阳光来传递信息。在这里，信号的载体是太阳光，但是太阳光能量并非传递信号的人发射的，而是作为第三方的太阳提供的。类似的，华盛顿大学研究人员提出的办法也是这样：中心节点发射射频信号，IoT节点则传感器的输出来改变（调制）天线的发射系数，这样中心节点通过检测反射信号就可以接收IoT节点的信号。在整个过程中IoT节点并没有发射射频信号，而是反射中心节点发出的射频信号，这样就实现了超低功耗。华盛顿大学的Shyam Gollakota教授率领的研究组在反射调制实现的超低功耗IoT领域目前已经完成了三个相关项目。去年，他们完成了passive WiFi和interscatter项目。Passive WiFi用于长距离反射通信，使用WiFi路由器发射功率相对较高的射频信号，而IoT节点则调制天线反射系数来传递信息。多个IoT节点可以共存，并使用类似CDMA扩频的方式来同时发射信息。interscatter则用于短距离数据传输，使用移动设备发射功率较低的射频信号，而IoT节点则调制该射频信号的反射来实现信息传输的目的。Passive WiFi和interscatter芯片的功耗都在10-20微瓦附近，比起动辄毫瓦级别的传统IoT无线芯片小了几个数量级，同时也为物联网节点进入人体内等应用场景铺平了道路。Passive WiFi（上）与Interscatter（下）使用反射调制，分别针对长距离与短距离应用。Passive WiFi和Interscatter还需要使用电信号因此需要供电，而Gollakota教授最近发表的Printed WiFi则是更进一步，完全不需要供电了！在物联网的应用中，许多需要检测的物理量其实不是电信号，例如速度，液体流量等等。这些物理量虽然不是电物理量，但是由于目前主流的信号处理和传输都是使用电子系统，因此传统的做法还是使用传感器电子芯片把这些物理量转化为电信号，之后再用无线连接传输出去。其实，这一步转化过程并非必要，而且会引入额外的能量消耗。Printed WiFi的创新之处就是使用机械系统去调制天线的反射系数，从而通过反射调制把这些物理量传输出去。这样，在IoT节点就完全避免了电子系统，从而真正实现无电池工作！目前，这些机械系统使用3D打印的方式制作，这也是该项目取名Printed WiFi的原因。上图是Printed WiFi的一个例子，即转速传感器。弹簧、齿轮等机械器件在上方测速仪旋转时会周期性地闭合／打开最下方天线（slot antenna）中的开关，从而周期性地（周期即旋转速度）改变最下方天线的反射特性，这样中心节点只要通过反射射频信号就能读出旋转速度。最下方的图是该传感器在不同转速时的反射信号在时间域的变化情况，可见通过反射信号可以把转速信息提取出来。超低功耗传感器物联网节点最基本的目标就是提供传感功能，因此超低功耗传感器也是必不可少。目前，温度、光照传感器在经过深度优化后已经可以实现nW-uW数量级的功耗，而在智能音响中得到广泛应用的声音传感器则往往要消耗mW数量级甚至更高的功耗，因此成为了下一步突破研发的重点。在声音传感器领域，最近的突破来自于压电MEMS（一个典型代表是脱胎于密歇根大学的初创公司Vesper）。传统的声音传感器（即麦克风）必须把整个系统（包括后端ADC和DSP）一直处于活动待机状态，以避免错过任何有用的声音信号，因此平均功耗在接近mW这样的数量级。然而，在不少环境下，这样的系统其实造成了能量的浪费，因为大多数时候环境里可能并没有声音，造成了ADC、DSP等模组能量的浪费。而使用压电MEMS可以避免这样的问题：当没有声音信号时，压电MEMS系统处于休眠状态，仅仅前端压电MEMS麦克风在待命，而后端的ADC、DSP都处于休眠状态，整体功耗在uW数量级。而一旦有用声音信号出现并被压电MEMS检测到，则压电MEMS麦克风可以输出唤醒信号将后面的ADC和DSP唤醒，从而不错过有用信号。因此，整体声音传感器的平均功耗可以在常规的应用场景下可以控制在uW数量级，从而使声音传感器可以进入更多应用场景。超低功耗MCU物联网节点里的最后一个关键模组是MCU。MCU作为控制整个物联网节点的核心模组，其功耗也往往不可忽视。如何减小MCU的功耗？MCU功耗一般分为静态漏电和动态功耗两部分。在静态漏电部分，为了减小漏电，可以做的是减小电源电压，以及使用低漏电的标准单元设计。在动态功耗部分，我们可以减小电源电压或者降低时钟频率来降低功耗。由此可见，降低电源电压可以同时降低静态漏电和动态功耗，因此能将电源电压降低的亚阈值电路设计就成了超低功耗MCU设计的必由之路。举例来说，将电源电压由1.2V降低到0.5V可以将动态功耗降低接近6倍，而静态漏电更是指数级下降。当然，亚阈值电路设计会涉及一些设计流程方面的挑战，例如如何确定亚阈值门电路的延迟，建立／保持时间等都需要仔细仿真和优化。在学术界，弗吉尼亚大学的研究组发布了动态功耗低至500nW的传感器SoC，其中除了MCU之外还包括了计算加速器和无线基带。在已经商业化的技术方面，初创公司Ambiq的Apollo系列MCU可以实现35uA／MHz的超低功耗，其设计使用了Ambiq拥有多年积累的SPOT亚阈值设计技术。在未来，我们可望可以看到功耗低至nW数量级的MCU，从而为使用能量获取技术的物联网节点铺平道路。结语随着物联网的发展，目前第一代广域物联网已经快速铺开走进了千家万户。然而，广域物联网节点由于必须满足覆盖需求，因此射频功耗很难做小，从而限制了应用场景（例如人体内传感器等无法使用大容量电池的场景）。局域物联网将会成为物联网发展的下一步，本文介绍的能量获取技术配合超低功耗无线通信、MCU和传感器可望让物联网节点突破传统的限制，在尺寸和电池寿命方面都得到革命性的突破，从而为物联网进入可植入式传感器等新应用铺平道路。来自微信

一份数学小白也能读懂的「马尔可夫链蒙特卡洛方法」入门指南 机器之心2017年12月24日12：46作者：Ben Shaver机器之心编译参与：黄小天、刘晓坤在众多经典的贝叶斯方法中，马尔可夫链蒙特卡洛（MCMC）由于包含大量数学知识，且计算量很大，而显得格外特别。本文反其道而行之，试图通过通俗易懂且不包含数学语言的方法，帮助读者对 MCMC 有一个直观的理解，使得毫无数学基础的人搞明白 MCMC。在我们中的很多人看来，贝叶斯统计学家不是巫术师，就是完全主观的胡说八道者。在贝叶斯经典方法中，马尔可夫链蒙特卡洛（Markov chain Monte Carlo/MCMC）尤其神秘，其中数学很多，计算量很大，但其背后原理与数据科学有诸多相似之处，并可阐释清楚，使得毫无数学基础的人搞明白 MCMC。这正是本文的目标。那么，到底什么是 MCMC 方法？一言以蔽之：MCMC 通过在概率空间中随机采样以近似兴趣参数（parameter of interest）的后验分布。我将在本文中做出简短明了的解释，并且不借助任何数学知识。首先，解释重要的术语。「兴趣参数」（parameter of interest）可以总结我们感兴趣现象的一些数字。我们通常使用统计学评估参数，比如，如果想要了解成年人的身高，我们的兴趣参数可以是精确到英寸的平均身高。「分布」是参数的每个可能值、以及我们有多大可能观察每个参数的数学表征，其最著名的实例是钟形曲线：在贝叶斯统计学中，分布还有另外一种解释。贝叶斯不是仅仅表征一个参数值以及每个参数有多大可能是真值，而是把分布看作是我们对参数的「信念」。因此，钟形曲线表明我们非常确定参数值相当接近于零，但是我们认为在一定程度上真值高于或低于该值的可能性是相等的。事实上，人的身高确实遵从一个正态曲线，因此我们假定平均身高的真值符合钟形曲线，如下所示：很明显，上图表征是巨人的身高分布，因为据图可知，最有可能的平均身高是 6'2"（但他们也并非超级自信）。让我们假设其中某个人后来收集到一些数据，并且观察了身高在 5"和 6"之间的一些人。我们可以用另一条正态曲线表征下面的数据，该曲线表明了哪些平均身高值能最好地解释这些数据：在贝叶斯统计中，表征我们对参数信念的分布被称为「先验分布」，因为它在我们看到任何数据之前捕捉到了我们的信念。「可能性分布」（likelihood distribution）通过表征一系列参数值以及伴随的每个参数值解释观察数据的可能性，以总结数据之中的信息。评估最大化可能性分布的参数值只是回答这一问题：什么参数值会使我们更可能观察到已经观察过的数据？如果没有先验信念，我们可能无法对此作出评估。但是，贝叶斯分析的关键是结合先验与可能性分布以确定后验分布。它可以告诉我们哪个参数值最大化了观察到已观察过的特定数据的概率，并把先验信念考虑在内。在我们的实例中，后验分布如下所示：如上所示，红线表征后验分布。你可以将其看作先验和可能性分布的一种平均值。由于先验分布较小且更加分散，它表征了一组关于平均身高真值的「不太确定」的信念。同时，可能性分布在相对较窄的范围内总结数据，因此它表征了对真参数值的「更确定」的猜测。当先验与可能性分布结合在一起，数据（由可能性分布表征）主导了假定存在于这些巨人之中的个体的先验弱信念。尽管该个体依然认为平均身高比数据告诉他的稍高一些，但是他非常可能被数据说服。在两条钟形曲线的情况下，求解后验分布非常容易。有一个结合了两者的简单等式。但是如果我们的先验和可能性分布表现很差呢？有时使用非简化的形状建模数据或先验信念时是最精确的。如果可能性分布需要带有两个峰值的分布才能得到最好地表征呢？并且出于某些原因我们想要解释一些非常奇怪的先验分布？通过手动绘制一个丑陋的先验分布，我已可视化了该情景，如下所示：可视化由 Matplotlib 渲染，并使用 MS Paint 做了改善如前所述，存在一些后验分布，它给出了每个参数值的可能性分布。但是很难得到完整的分布，也无法解析地求解。这就是使用 MCMC 方法的时候了。MCMC 允许我们在无法直接计算的情况下评估后验分布的形状。为了理解其工作原理，我将首先介绍蒙特卡洛模拟（Monte Carlo simulation），接着讨论马尔可夫链。蒙特卡洛模拟只是一种通过不断地生成随机数来评估固定参数的方法。通过生成随机数并对其做一些计算，蒙特卡洛模拟给出了一个参数的近似值（其中直接计算是不可能的或者计算量过大）。假设我们想评估下图中的圆圈面积：由于圆在边长为 10 英寸的正方形之内，所以通过简单计算可知其面积为 78.5 平方英寸。但是，如果我们随机地在正方形之内放置 20 个点，接着我们计算点落在圆内的比例，并乘以正方形的面积，所得结果非常近似于圆圈面积。由于 15 个点落在了圆内，那么圆的面积可以近似地为 75 平方英寸，对于只有 20 个随机点的蒙特卡洛模拟来说，结果并不差。现在，假设我们想要计算下图中由蝙蝠侠方程（Batman Equation）绘制的图形的面积：我们从来没有学过一个方程可以求这样的面积。不管怎样，通过随机地放入随机点，蒙特卡洛模拟可以相当容易地为该面积提供一个近似值。蒙特卡洛模拟不只用于估算复杂形状的面积。通过生成大量随机数字，它还可用于建模非常复杂的过程。实际上，蒙特卡洛模拟还可以预测天气，或者评估选举获胜的概率。理解 MCMC 方法的第二个要素是马尔科夫链（Markov chains）。马尔科夫链由存在概率相关性的事件的序列构成。每个事件源于一个结果集合，根据一个固定的概率集合，每个结果决定了下一个将出现的结果。马尔科夫链的一个重要特征是「无记忆性」：可能需要用于预测下一个时间的一切都已经包含在当前的状态中，从事件的历史中得不到任何新信息。例如 Chutes and Ladders 这个游戏就展示了这种无记忆性，或者说马尔科夫性，但在现实世界中很少事物是这种性质的。尽管如此，马尔科夫链也是理解现实世界的强大工具。在十九世纪，人们观察到钟形曲线在自然中是一种很常见的模式。（我们注意到，例如，人类的身高服从钟形曲线分布。）Galton Boards 曾通过将弹珠坠落并通过布满木钉的板模拟了重复随机事件的平均值，在弹珠的最终数量分布中重现了钟形曲线：俄罗斯数学家和神学家 Pavel Nekrasov 认为钟形曲线，或者更一般的说，大数规律只不过是小孩子的游戏和普通的谜题中的伪假象，其中每个事件之间都是完全独立的。他认为现实世界中的互相依赖的事件，例如人类行为，并不遵循漂亮的数学模式或分布。Andrey Markov（马尔科夫链正是以他的名字命名）试图证明非独立的事件可能也遵循特定的模式。他的其中一个最著名的例子是从一份俄罗斯诗歌作品中数出几千个两字符对（two-character pairs）。他使用这些两字符对计算了每个字符的条件概率。即，给定一个确定的上述字母或空白，关于下一个字母将是 A、T 或者空白等，存在一个确定的概率。通过这些概率，Markov 可以模拟一个任意的长字符序列。这就是马尔科夫链。虽然早先的几个字符很大程度上依赖于初始字符的选择，Markov 表明在长字符序列中，字符的分布会出现特定的模式。因此，即使是互相依赖的事件，如果服从固定的概率分布，将遵循平均水平的模式。举一个更有意义的例子，假设你住在一个有 5 个房间的房子里，里面有一个卧室、浴室、客厅、厨房、饭厅。然后我们收集一些数据，假定只需要当前你所处的房间和相应的时间就可以预测下一个你所处的房间的概率。例如，如果你在厨房，你有 30% 的概率会留在厨房，有 30% 的概率会走到饭厅，有 20% 的概率会走到客厅，有 10% 的概率会走到浴室，以及有 10% 的概率会走到卧室。使用每个房间的概率集合，我们可以构建一个关于你接下来要去的房间的预测链。如果想预测一个人处于厨房之后所在的房间，基于几个状态而做出预测可能有效。但由于我们的预测仅仅基于一个人在房子中的单次观察，可以合理地认为预测结果是不够好的。例如，如果一个人从卧室走到浴室，相比从厨房走到浴室的情况，他更可能会返回原来的房间。因此，马尔科夫链并不真正适用于现实世界。然而，通过迭代运行马尔科夫链数千次，确实能给出关于你接下来可能所处的房间的长期预测。更重要的是，这个预测并不受这个人起始所处的房间的影响。对此可以直观地理解为：在模拟和描述长期过程（或普遍情况）一个人所处房间的概率时，时间因素是不重要的。因此，如果我们理解了控制行为的概率，就可以使用马尔科夫链计算变化的长期趋势。希望通过介绍一些蒙特卡洛模拟和马尔科夫链，可以使你对 MCMC 方法的零数学解释有更直观的理解。回到原来的问题，即评估平均身高的后验分布：这个平均身高的后验分布的实例没有基于真实数据。我们知道后验分布在某种程度上处于先验分布和可能性分布的范围内，但无论如何都无法直接计算。使用 MCMC 方法，我们可以有效地从后验分布中提取样本，然后计算统计特征，例如提取样本的平均值。首先，MCMC 方法选择一个随机参数值。模拟过程中会持续生成随机的值（即蒙特卡洛部分），但服从某些能生成更好参数值的规则。即对于一对参数值，可以通过给定先验信度计算每个值解释数据的有效性，从而确定哪个值更好。我们会将更好的参数值以及由这个值的解释数据有效性决定的特定概率添加到参数值的链中（即马尔科夫链部分）。为了可视化地解释上述过程，首先强调一下，一个分布的特定值的高度代表的是观察到该值的概率。因此，参数值（x 轴）对应的概率（y 轴）可能或高或低。对于单个参数，MCMC 方法会从随机在 x 轴上采样开始。红点表征随机参数采样。由于随机采样服从固定的概率，它们倾向于经过一段时间后收敛于参数的高概率区域：蓝点表示当采样收敛之后，经过任意时间的随机采样。注意：垂直堆叠这些点仅仅是为了说明目的。收敛出现之后，MCMC 采样会得到作为后验分布样本的一系列点。用这些点画直方图，然后你可以计算任何感兴趣的统计特征：通过 MCMC 模拟生成的样本集合计算的任何统计特征，都是对真实后验分布的统计特征的最佳近似。MCMC 方法也可以用于评估多于一个参数的后验分布（例如，人类身高和体重）。对于 n 个参数，在 n 维空间中存在高概率的区域，其中特定的参数值集合可以更有效地解释数据。因此，我认为 MCMC 方法的本质，就是在一个概率空间中进行随机采样以近似后验分布。原文链接：https://towardsdatascience.com/a-zero-math-introduction-to-markov-chain-monte-carlo-methods-dcba889e0c50机器之心推出「Synced Machine Intelligence Awards」2017，希望通过四大奖项记录这一年人工智能的发展与进步，传递行业启示性价值。来自微信

virtuoso和empyrean alps模拟仿真和混仿教程 1 virtuoso+alps模拟仿真在virtuoso 可以通过spectre 仿真环境基础上。参考网页1）.设置环境变量，比如csh 环境setenv alps_integration_path /data/ver/superbench/v2_0_beta/tool/integration_alpscs/cds加载工具：module load cadence/spectre/SPECTRE191ISR8module load cadence/virtuoso/IC618ISR13module load cadence/xcelium/18.03.001module load empyrean/alps/alpsIC_2023.03.hf22). 复制配置文件到virtuoso 项目路径，比如cp /data/ver/superbench/v2_0_beta/tool/integration_alpscs/cds/.cdsinit /project/cim01t28a0/verification/bennyhe/ver/ut/cim/sim/hspice/.cdsinit 文件如下：3 ）启动virtuoso 并仿真加载alps 信息打开之前spectre 仿真的 schematic启动ADE Lsetup->simulator/Directory/Host 选择spectresetup->environment 勾上Use ALPSALPS是纯模拟的仿真器ALPSCS 是数模混合仿真器User Command-Line Options可以填写alps 工具参数比如启动32核比如其他设置和使用spectre 仿真一样需要观察的信号点击会出现log 和波形2 virtuoso+alps数模混合仿真在virtuoso 可以通过spectre 仿真环境基础上。参考网页1）.设置环境变量，比如csh 环境setenv alps_integration_path /data/ver/superbench/v2_0_beta/tool/integration_alpscs/cds加载工具：module load cadence/spectre/SPECTRE191ISR8module load cadence/virtuoso/IC618ISR13module load cadence/xcelium/18.03.001module load empyrean/alps/alpsIC_2023.03.hf23). 复制配置文件到virtuoso 项目路径，比如cp /data/ver/superbench/v2_0_beta/tool/integration_alpscs/cds/.cdsinit /project/cim01t28a0/verification/bennyhe/ver/ut/cim/sim/cosim/.cdsinit 文件如下：启动virtuoso 并仿真加载alps 信息。选择config界面弹出这个窗口可以设置数字单元为External HDL然后启动ADE L在ADE L界面setup->simulator/Directory/Host 选择spectresetup->environment 勾上Use ALPSCS模拟仿真设置模拟需要观察的信号在回到选择ALPS AMS Setup，勾选IEExtend 页面选择 A2D、D2A数字模拟电压转换关系Extend 界面的Save signals to waveform，设置为* 表示保存所有的数字信号Arguments 页面选择数字仿真器Digital Solver 为nc（cadence 的xrun）保存的analog 和 digital的波形 ps/fsdb 、vcd/fsdb，在这个demo中选择ps、vcd， fsdb的波形需要和verdi结合（需要单独的配置），在ALPS Command Options中勾上，删除默认的一些参数，有必要的情况也添加alpscs 的仿真参数，在这个demo 中没有添加然后在run界面 选择会显示以及调用xrun的过程产生的数字波形的路径./simulation/inv_tb/spectre/config/netlist/alps_m.adp.sim.vcd可以使用simvision或者verdi、dve或者empyrean 的 iwave 打开vcd波形这里以simvision 为例子

Verilog-AMS 知识汇总 verilog-AMS数据类型 --- wrealWREAL 是Verilog-AMS支持的一种新的数值模型。WREAL的特殊之处在于它使用有限的浮点数值的点来模拟一条电路工作曲线。而SPICE和Verilog-A的计算结果是一条理论上可以无限精度，包含无限点的的曲线。从某种程度上，WREAL的实现方式类似于Fast-Spice的查表点工作模式，其目的是进一步简化仿真，从而支持更大规模的模拟系统仿真。 使用WREAL的最大好处是速度快。使用WREAL变量的模型在计算的时候无需使用SPICE迭代运算。它使用的是比较简单的，直接推导的函数来模仿模拟电路真正的工作情况。 相比SPICE和Verilog-A的模型必须使用SPICE仿真器的迭代运算，WREAL仿真器使用离散事件触发，就像数字仿真器那样。这给WREAL的计算上带来极大的速度优势。但同时，离散的计算模式使得WREA模型在含有反馈的电路中无法给出准确的结果。在普通电路中它也需要牺牲输出的精度。所以，WREAL并不适用于需要精确度量的模拟电路的模型中。 WREAL的一个问题是，它需要对真正的模拟电路的行为有一个非常好的预测。因为，WREAL的所有计算都是前向的，我们想要用这些前向计算来模拟SPICE仿真器迭代结算的结果，就需要对实际电路工作情况有个很好的了解。然而，模型通常在设计阶段的前期实现，而此时通常不会有很好的对真实电路的预测。如果WREAL模型无法很好的体现SPICE仿真器对真实电路的仿真结果，那模型的意义就不大了。亦或需要在设计后期随着真实电路的开发修改模型，这样就会牺牲一些研发的时间。 有一些相关的研究正在进行中，比如利用简单的电路生成WREAL模型，这样可以作为未来新项目系统的起始WREAL模型。也有一些研究包括迭代WREAL和真实电路仿真，这样可以自动修改WREAL模型等等。但不管怎么，对于WREAL在大规模需要精度的验证中的使用，还是需要一定考虑。 一、端口（Port） Port（端口），也被称为引脚或端子，被用来连接模块到其他模块。因此，端口就是电线。简单连接的端口声明是连接声明，其中关键字wire被以下方向说明符之一替换：input、output或inout。例如: module inv (out, in); output out; input in;assign out = ~in;endmodulemodule mux (out, in0, in1, sel); output [7:0] out; input [7:0] in0, in1; input sel;assign out = sel ? in1 : in0;endmodule 对于其他类型的连接，或者寄存器(寄存器只能作为输出声明)，声明的前面简单地加上方向说明符: module counter (out, clk); output reg [3:0] out;initial out = 0;always @(posedge ckl) out = out + 1;endmodule 默认情况下，多位端口的内容被解释为无符号数(值被解释为正二进制数)。可以明确指定数字是被解释为有符号数还是无符号数，如下所示: input unsigned [3:0] gain;input signed [6:0] offset;在这种情况下，增益是无符号的，而偏移量是有符号的，这意味着它被解释为有符号的双补数。因此，如果增益= 4'bF，则其值解释为15，如果offset = 7'b7FF，则其值解释为-1。 If it is necessary to apply a discipline to a port, the port declaration should be repeated with direction specifier replaced by the discipline. For example: module buffer (out, in); output out; input in; electrical out, in;analog V(out) <+ V(in);endmodule Verilog还支持连续信号总线和wreal(必须声明为总线而不是数组): module mux (out, in, sel); output out; input [1:0] in; input sel; electrical out; electrical [1:0] in;analog begin @(sel); V(out) <+ transition(sel === 0, 0, 100n)*V(in[0]); V(out) <+ transition(sel === 1, 0, 100n)*V(in[1]);endendmodulemodule mux (out, in, sel); output wreal out; input wreal [1:0] in; input sel;assign out = sel ? in[1] : in[0];endmodule Note：The Cadence simulator does not seem to follow the standard when it comes to declaring buses of wreals. With the Cadence simulator you should declare buses of wreals as arrays rather than as buses: module mux (out, in, sel); output wreal out; input wreal in[1:0]; input sel;assign out = sel ? in[1] : in[0];endmodule———————————————— 版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。 原文链接：https://blog.csdn.net/gsjthxy/article/details/107618649