latch与DFF的区别 (2008-09-06 18:31:56) latch与DFF的区别收集了一下网上资源，总结如下：1、latch由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。DFF由时钟沿触发，同步控制。2、latch容易产生毛刺（glitch），DFF则不易产生毛刺。3、如果使用门电路来搭建latch和DFF，则latch消耗的门资源比DFF要少，这是latch比DFF优越的地方。所以，在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。4、latch将静态时序分析变得极为复杂。一般的设计规则是：在绝大多数设计中避免产生latch。它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。有些地方没有时钟，也只能用latch了。比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间，就是数据在时钟的下降沿之前需要的时间，但是如果是一个DFF，那么setup时间就是在时钟的上升沿需要的时间。这就说明如果数据晚于控制信号的情况下，只能用latch,这种情况就是，前面所提到的latch timing borrow。基本上相当于借了一个高电平时间。也就是说，latch借的时间也是有限的。在if语句和case不全很容易产生latch，需要注意。VIA题目这两个代码哪个综合更容易产生latch：代码1always @(enable or ina or inb) begin if(enable)begin data_out = ina; end else begin data_out = inb; endend代码2input [3:0] data_in;always @(data_in) begincase(data_in) 0 : out1 = 1'b1; 1,3 : out2 = 1'b1; 2,4,5,6,7 : out3 = 1'b1; default : out4 = 1'b1; endcaseend答案是代码2在综合时更容易产生latch。

为什么器件尺寸越小并不总是越好？ (2008-09-03 14:18:48) 30多年来，电子工程师一直认为设计 "更小，更快，更廉"的电子器件的主要途径是半导体集成，而且朝着越来越精细方向发展的光刻工艺使集成度越来越高。但目前的情况表明，促使光刻工艺越来越精细有着与一些基本的物理学定律和经济学规律发生冲突的趋势。　　当我们进入亚微米时代，我们正在受到一些重要的物理学定律限制，它们将改变工程师在成本和性能之间所做的折中。在90年代大多数时间里，模拟电路设计工程师喜欢"沿用"数字电路的光刻工艺，但在90年代后期，情况开始发生变化。　　对于0.5μm以下的光刻工艺，允许的最大电源电压也会降低。虽然这对数字电路设计工程师无足轻重，但它对模拟电路设计工程师产生了巨大影响。电源电压降低使得存在不可避免的噪声情况下保存模拟信号更为困难。每一次新的光刻工艺的尺寸减小都给模拟电路设计工程师增加了困难。另外，器件几何尺寸趋向于越来越小也导致制造成本不断增加。　　随着时代的发展，电子工程师必须改变进行产品开发的思路。在有些情况下，模拟电路和数字电路不能继续沿着同样的不断缩小尺寸的道路前进。为了应对这种挑战，工程师必须小心谨慎地在器件间分配功能以便对效率、电路板面积和总体成本优化设计。在很多情况下，使用两颗芯片要好于使用一颗芯片。关键的设计挑战是选择这些芯片之间的分界线。这种新的设计原理称为灵巧分割，它主要涉及以下几个原则：　　· 要认识到由于制造的经济性或驱动像同轴电缆或双绞电话线这样的现实世界负载的需要，一些模拟应用在低于目前电源电压的条件下是不切实际的。在这些情况下，灵巧分割需要采用合适的高电压技术分割模拟功能并且在最佳的CMOS平台上实现数字功能。　　· 要考虑待选分割设计所需要的接口带宽。带宽越高，功耗越大，从而产生的电磁干扰（EMI）也越大。灵巧分割通过将尽可能多的数字处理电路放到一个另外的模拟芯片上，能够使接口带宽最小，因而高速数据流不必传输到芯片外。在最佳的实际设计中，到芯片外的数据流传输可以通过串行总线进行，这样还能节省引脚数。　　· 要记住最终的芯片成本大部分依赖于制造晶片的产量。如果将一种具有极限允许误差的模拟功能集成到一个新的芯片设计中，那么会降低该制造晶片最终产量。因此分离这种功能可能是有意义的，从而避免可测试性或下游成本问题的风险。　　· 当意想不到的低产量使专用集成电路（ASIC）的设计不切实际时，要利用现有的设计。选择最高水平可提供的集成，并且使用现场可编程门阵列（FPGA）完成该设计。　　· 要研究完成新产品所需要的外部无源器件。为了求得一种同样产品目标，可以通过使用包含无源器件的目前混合信号器件来取消许多外部无源器件。　　· 灵巧分割并不意味着设计工程师必须回到90年代那种"数字功能放在一个芯片内，模拟功能放在另一个芯片内，存储器放在第三个芯片内"的设计模式。器件尺寸并非不能更小，只是器件尺寸越来越小从经济性上将会限制着越来越多的应用。这种情况就好比航空运输，我们能够使飞机飞得比声音还快，但对于我们大多数人并没有什么价值。　　从以上原则考虑，灵巧分割这种设计原理不应当被看作是设计进步的障碍，而应当是为设计工程师发挥创造力提供了一个机会。灵巧分割将设计工程师从只是配置供货商提供的器件中摆脱出来，去创造新的产品。它消除了僵化的思维方式和生搬硬套的解决问题的方式。掌握灵巧分割的公司将会通过发挥其设计、制造和软件开发才能而在技术上独树一帜。

关于CCD、COMS，数字摄像头、模拟摄像头 (2008-09-01 16:08:11) 关于CCD、COMS，数字摄像头、模拟摄像头 BLOG荒废已久，与其荒废，不如写点课题上用的到的东西。 最近半个月，一直在查有关CCD、COMS，数字摄像头和模拟摄像头的资料。网络上，很多描述指标和知识点不一。牺牲晚上看英语的时间，用最简单的语言做以下整理，知识点理解的有对有错，仅凭理解总结如下。 1、就CCD和CMOS而言： ADC的位置和数量是最大的不同。CCD曝光结束后，进行电信号转移，将每一行中每一个象元的电荷信号依行序依次传入每行的“缓冲器”中，由底端线路依次将每行的电信号引导输出至 CCD 旁的放大器进行放大，再串联 ADC 输出，此为线阵CCD；另外一种是每行均有放大电路，各行同时将捕捉的当前图像信息进行ADC，既可以同时接受一幅完整的图像信息，此为面阵CCD。CMOS 的设计中每个像素就直接连着 ADC，电信号直接放大并转换成数字信号。比较：CCD的特色在于充分保持信号在传输时不失真，透过每一个像素集合至单一放大器上再做统一处理，可以保持图像的完整性；CMOS的制程较简单，没有专属通道的设计，因此必须先行放大再整合各个像素的资料。由此可见，CMOS的成像过程更加容易出现坏点，使图像失真，但随着他工艺的可兼容性和功耗，使得它更加适合嵌入式的需要，同时，产生的图像失真可以通过相应的算法进行补偿，但这里需要注意的是，CMOS的成像特点决定了它非常容易受到外界环境光的影响，在使用的过程中，一定要设计出符合要求的光源。实质上，CCD和CMOS不具有深挖其内涵的需要，对使用者而言，感光度、解析度、噪点、RGB分割、CMYK分割还是RGBE分割，等这些指标体现不出来使用差异了！工作过程中，没有多大的区别，尤其在最近几年，随着CMOS工艺的不断完善，最高端的摄像头都有采用CMOS的。 2、有关分辨率的理解 分辨率：有关分辨率的概念描述是很多的，但他们都是指行象素和列象素的乘积。但由于显示器、图像等的表述对象差异，理解方式就不同。以下摘抄网络上一些精确的定义，并做整理。 显示器的分辨率：就是屏幕图像的精密度，是指显示器所能显示的点数的多少。由于屏幕上的点、线和面都是由点组成的，显示器可显示的点数越多，画面就越精细，屏幕区域内能显示的信息也越多，所以分辨率是个非常重要的性能指标之一。可以把整个图像想象成是一个大型的棋盘，而分辨率的表示方式就是所有经线和纬线交叉点的数目。 以分辨率为1024×768的屏幕来说，即每一条水平线上包含有1024个像素点，共有768条线，即扫描列数为1024列，行数为768行。分辨率不仅与显示尺寸有关，还受显像管点距、视频带宽等因素的影响。其中，它和刷新频率的关系比较密切，严格地说，只有当刷新频率为“无闪烁刷新频率”，显示器能达到最高多少分辨率，才能称这个显示器的最高分辨率为多少。 在图形环境中，高分辨率能有效地收缩屏幕图象。这就是为什么显示器选择的分辨率越大，显示屏上的图像越小的原因了。同样5×5的图标被放在了更大的棋盘格里当然会变小。 LCD液晶显示器和传统的CRT显示器，分辨率都是重要的参数之一。由于其成像原理不同，传统CRT显示器所支持的分辨率较有弹性，而LCD的像素间距已经固定，所以支持的显示模式不像CRT那么多。LCD的最佳分辨率，也叫最大分辨率，在该分辨率下，液晶显示器才能显现最佳影像（所以最好把你的LCD显示器放心的调整到最大的分辨率显示吧）。 图像的分辨率：指图像中存储的信息量，图像分辨率和图像的像素有直接的关系。一张分辨率为640 x 480的图片，那它的分辨率就达到了307，200像素，也就是我们常说的30万像素，而一张分辨率为1600 x 1200的图片，它的像素就是200万。这样，我们就知道，分辨率的两个数字表示的是图片在长和宽上占的点数的单位。一张数码图片的长宽比通常是4：3。 3、数字摄像头和模拟摄像头 这两个摄像头的区别困扰我很久，因为我总是把这两种摄像头的区别归因于所选的感光元件的差异，其实是大错特错。 区别1：输出。其实不管你选择CCD还是CMOS，只要你输出的信号是数字的，就称为数字摄像头；输出的是标准模拟信号的，就是模拟摄像头，或多称为模拟摄像机。 区别2：接口。数字摄像头有USB接口（聊天用的），1394火线（高分辨率），千兆网接口（网络摄像头）；模拟摄像头（机）多采用AV视频端子（信号线＋地线）或S-VIDEO端子（俗称莲花头），输出标准电视信号(PAL或NTSC)。 区别3：分辨率。这个区别是很显著的。模拟摄像头的感光器件，其象素指标一般都维持在752（H）×582（V）左右这个水平，像素数也就是41W左右。数字摄像头的分辨率（这里说分辨率指的都是感光器件而不是采集到的图像的）有市面上常看到的百万级的像素数。但这并不能说数字摄像头的成像分辨率就比模拟摄像头的高，原因在于模拟摄像头输出的是模拟视频信号，它输出的模拟信号直接输入至电视或监视器，其感光器件的分辨率与电视信号的扫描线数呈一定的换算关系，图象的显示介质已经确定，因此模拟摄像机没有必要采用高分辨率的感光器件，换句话说，模拟摄像头的感光器件分辨率不是不能做高，而是没必要做高。 4、象元及其相关 象元其实就是感光器件上分布的一个个小感光点。它与显示在显示设备或图像上的象素点是一一对应的。象元的尺寸当然是越大约好，因为象元的尺寸越大，感受光线的能力也就越强，单一象素点反映出的色彩也就越准确。但这又产生了一系列的矛盾，象元尺寸越大，单位面积的象元点个数就会随之减少，整体显示出来的像素数就会变小，更加不利于高分辨率图像的显示；然而增大象元点面积的同时增加感光元件的尺寸的话，又会使感光器件的成品率下降，造价上升。 本课题中我遇到的问题是，一味的通过选择小象元尺寸的CCD，来显示印刷过程中200线，1％显微网点的网点图像，通过计算关系获得的1个1％显微网点，能被N个象元点表示出来，通过象元与象素点一一对应的关系显示在显示器上，以此达到放大显微网点的目的，其实是不科学的。应该通过加装放大镜头，在前端通过光学手段实现放大，将所呈的放大的实像投射在感光元件上实现放大显示。

TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL（2） (2008-08-14 16:35:55) 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。TTL：Transistor-Transistor Logic 三极管结构。Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。3.3V LVCMOS：Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。2.5V LVCMOS：Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。ECL：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。PECL：Pseudo/Positive ECLVcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64VLVPELC：Low Voltage PECLVcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94VECL、PECL、LVPECL使用注意：不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。)前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。LVDS：Low Voltage Differential Signaling差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平。LVDS使用注意：可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。下面的电平用的可能不是很多，篇幅关系，只简单做一下介绍。如果感兴趣的话可以联系我。CML：是内部做好匹配的一种电路，不需再进行匹配。三极管结构，也是差分线，速度能达到3G以上。只能点对点传输。GTL：类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供电。Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75VPGTL/GTL+：Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8VHSTL是主要用于QDR存储器的一种电平标准：一般有V?CCIO=1.8V和V??CCIO=1.5V。和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平(VCCIO/2)，另一端接输入信号。对参考电平要求比较高(1%精度)。SSTL主要用于DDR存储器。和HSTL基本相同。V??CCIO=2.5V，输入为输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。对参考电平要求比较高(1%精度)。HSTL和SSTL大多用在300M以下。RS232和RS485基本和大家比较熟了，只简单提一下：RS232采用±12-15V供电，我们电脑后面的串口即为RS232标准。+12V表示0，-12V表示1。可以用MAX3232等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。RS485是一种差分结构，相对RS232有更高的抗干扰能力。传输距离可以达到上千米。

DRAM BURST LENGTH（SDRAM爆发存取长度）(2008-08-29 10:37:42) 此设置允许你设置DRAM爆发存取长度的大小。爆发特征是DRAM在获得第一个地址后自己预测下一个存取内存位置的技术。使用此特性，你必须要定义爆发长度，也就是开始地址爆发脉冲的实际长度。同时允许内部地址计数器能正确的产生下一个地址位置。尺寸越大内存越快。设定值： 4 QW, 8 QW。