Cygwin使用指南（1） (2008-06-06 19:08:04) Cygwin使用指南根据cygwin user guide翻译整理，希望对大家有所帮助。有错误清指出。1 引言cygwin是一个在windows平台上运行的unix模拟环境，是cygnus solutions公司开发的自由软件（该公司开发了很多好东西，著名的还有eCos，不过现已被Redhat收购）。它对于学习unix/linux操作环境，或者从unix到windows的应用程序移植，或者进行某些特殊的开发工作，尤其是使用gnu工具集在windows上进行嵌入式系统开发，非常有用。随着嵌入式系统开发在国内日渐流行，越来越多的开发者对cygwin产生了兴趣。本文将对其作一介绍。2 机理cygnus当初首先把gcc，gdb，gas等开发工具进行了改进，使他们能够生成并解释win32的目标文件。然后，他们要把这些工具移植到windows平台上去。一种方案是基于win32 api对这些工具的源代码进行大幅修改，这样做显然需要大量工作。因此，他们采取了一种不同的方法——他们写了一个共享库(就是cygwin.dll)，把win32 api中没有的unix风格的调用（如fork, spawn, signals, select, sockets等）封装在里面，也就是说，他们基于win32 api写了一个unix系统库的模拟层。这样，只要把这些工具的源代码和这个共享库连接到一起，就可以使用unix主机上的交叉编译器来生成可以在windows平台上运行的工具集。以这些移植到windows平台上的开发工具为基础，cygnus又逐步把其他的工具（几乎不需要对源代码进行修改，只需要修改他们的配置脚本）软件移植到windows上来。这样，在windows平台上运行bash和开发工具、用户工具，感觉好像在unix上工作。关于cygwin实现的更详细描述，请参考[url]http://cygwin.com/cygwin-ug-net/highlights.html[/url]3 安装设置cygwin3.1 安装要安装网络版的cygwin，可以到[url]http://cygwin.com[/url]，点击"Install Cygwin Now!"。这样会先下载一个叫做setup.exe的GUI安装程序，用它能下载一个完整的cygwin。按照每一屏的指示可以方便的进行安装。3.2 环境变量开始运行bash之前，应该设置一些环境变量。cygwin提供了一个.bat文件，里面已经设置好了最重要的环境变量。通过它来启动bash是最安全的办法。这个.bat文件安装在cygwin所在的根目录下。 可以随意编辑该文件。CYGWIN变量用来针对cygwin运行时系统进行多种全局设置。开始时，可以不设置CYGWIN或者在执行bash前用类似下面的格式在dos框下把它设为tty C:\> set CYGWIN=tty notitle glob PATH变量被cygwin应用程序作为搜索可知性文件的路径列表。当一个cygwin进程启动时，该变量被从windows格式(e.g. C:\WinNT\system32;C:\WinNT)转换成unix格式(e.g.,/WinNT/system32:/WinNT)。如果想在不运行bash的时候也能够使用cygwin工具集，PATH起码应该包含x:\cygwin\bin，其中x:\cygwin 是你的系统中的cygwin目录。HOME变量用来指定主目录，推荐在执行bash前定义该变量。当cygwin进程启动时，该变量也被从windows格式转换成unix格式，例如，作者的机器上HOME的值为C:\（dos命令set HOME就可以看到他的值，set HOME=XXX可以进行设置），在bash中用echo $HOME看，其值为/cygdrive/c.TERM变量指定终端型态。如果美对它进行设置，它将自动设为cygwin。LD_LIBRARY_PATH被cygwin函数dlopen()作为搜索.dll文件的路径列表，该变量也被从windows格式转换成unix格式。多数Cygwin应用程序不使用dlopen,因而不需要该变量。 3.3 改变cygwin的最大存储容量Cygwin程序缺省可以分配的内存不超过384MB(program+data)。多数情况下不需要修改这个限制。然而，如果需要更多实际或虚拟内存，应该修改注册表的HKEY_LOCAL_MACHINE或HKEY_CURRENT_USER区段。田家一个DWORD键heap_chunk_in_mb并把它的值设为需要的内存限制，单位是十进制MB。也可以用cygwin中的regtool完成该设置。例子如下：regtool -i set /HKLM/Software/Cygnus\ Solutions/Cygwin/heap_chunk_in_mb 1024regtool -v list /HKLM/Software/Cygnus\ Solutions/Cygwin4 使用cygwin这一段讲一下cygwin和传统unix系统的不同之处。4.1 映射路径名4.1.1 引言cygwin同时支持win32和posix风格的路径，路径分隔符可以是正斜杠也可以是反斜杠。还支持UNC路径名。（在网络中，UNC是一种确定文件位置的方法，使用这种方法用户可以不关心存储设备的物理位置，方便了用户使用。在Windows操作系统，Novell Netware和其它操作系统中，都已经使用了这种规范以取代本地命名系统。在UNC中，我们不用关心文件在什么盘（或卷）上，不用关心这个盘（或卷）所在服务器在什么地方。我们只要以下面格式就可以访问文件：\服务器名\共享名\路径\文件名共享名有时也被称为文件所在卷或存储设备的逻辑标识，但使用它的目的是让用户不必关心这些卷或存储设备所在的物理位置。）符合posix标准的操作系统（如linux）没有盘符的概念。所有的绝对路径都以一个斜杠开始，而不是盘符（如c:）。所有的文件系统都是其中的子目录。例如，两个硬盘，其中之一为根，另一个可能是在/disk2路径下。因为许多unix系统上的程序假定存在单一的posix文件系统结构，所以cygwin专门维护了一个针对win32文件系统的内部posix视图，使这些程序可以在windows下正确运行。在某些必要的情况下，cygwin会使用这种映射来进行win32和posix路径之间的转换。4.1.2 cygwin mount表cygwin中的mount程序用来把win32盘符和网络共享路径映射到cygwin的内部posix目录树。这是与典型unix mount程序相似的概念。对于那些对unix不熟悉而具有windows背景的的人来说，mount程序和早期的dos命令join非常相似，就是把一个盘符作为其他路径的子目录。路径映射信息存放在当前用户的cygwin mount表中，这个mount table又在windows的注册表中。这样，当该用户下一次登录进来时，这些信息又从注册表中取出。mount表分为两种，除了每个用户特定的表，还有系统范围的mount表，每个cygwin用户的安装表都继承自系统表。系统表只能由拥有合适权限的用户（windows nt的管理员）修改。当前用户的mount表可以在注册表"HKEY_CURRENT_USER/Software/Red Hat, nc./Cygwin/mounts v" 下看到。系统表存在HKEY_LOCAL_MACHINE下。posix根路径/缺省指向系统分区，但是可以使用mount命令重新指向到windows文件系统中的任何路径。cygwin从win32路径生成posix路径时，总是使用mount表中最长的前缀。例如如果c:被同时安装在/c和/，cygwin将把C:/foo/bar转换成/c/foo/bar.如果不加任何参数地调用mount命令，会把Cygwin当前安装点集合全部列出。在下面的例子中，c盘是POSIX根，而d盘被映射到/d。本例中，根是一个系统范围的安装点，它对所有用户都是可见的，而/d仅对当前用户可见。c:\> mountf:\cygwin\bin on /usr/bin type system (binmode)f:\cygwin\lib on /usr/lib type system (binmode)f:\cygwin on / type system (binmode)e:\src on /usr/src type system (binmode)c: on /cygdrive/c type user (binmode,noumount)e: on /cygdrive/e type user (binmode,noumount)还可以使用mount命令增加新的安装点，用umount删除安装点。当Cygwin不能根据已有的安装点把某个win32路径转化为posix路径时，cygwin会自动把它转化到一个处于缺省posix路径/cygdrive下的的一个安装点. 例如，如果Cygwin 访问Z:\foo，而Z盘当前不在安装表内，那么Z:\将被自动转化成/cygdrive/Z.可以给每个安装点赋予特殊的属性。自动安装的分区显示为“auto”安装。安装点还可以选择是"textmode"还是 "binmode"，这个属性决定了文本文件和二进制文件是否按同样的方式处理。4.1.3 其他路径相关信息cygpath工具提供了在shell脚本中进行win32-posix路径格式转换的能力。HOME, PATH,和LD_LIBRARY_PATH环境变量会在cygwin进程启动时自动被从Win32格式转换成了POSIX格式(例如，如果存在从该win32路径到posix路径的安装，会把c:\cygwin\bin转为/bin)。

synopsys license 2003.12(2008-06-06 19:05:13) Fixed by marsgodextract from 2002.05, core synthesis, formality, tetramaxextract from 2002.03, primetime, nanosimuse the 'strings' command.SERVER this_host ANY 1700VENDOR snpslmd your_path/snpslmdPACKAGE EFA_Synopsys_1 snpslmd 2019.12 402050E116E1F56C4BF0 COMPONENTS="AARKOS-A ARKOS-B ARKOS-C \ARKOS-D ARKOS-E ARKOS-Ice ARKOS-Mcomp ARKOS-Rtlcomp ARKOS-Scomp ARKOS-Simul BC-FPGA \BC-FPGA-HDL BC-FPGA-VHDL BC-HDL BC-Schedule BC-VHDL Behavioral-Analyzer Behavioral-Compiler \BOA-BRT CA-Chip-Edit CA-CP-Advanced CA-CP-Basic CA-CP-Standard CA-Foundation CA-Frame \CA-Hier-Timer CA-Optimization CA-Timer CA-Utils CBA-ApolloGA-Interface CBA-Blk-Export \CBA-Blk-Import CBA-CadenceSE-Interface CBA-DS-Beta CBA-Frame CBA-Logical-DS CBA-Logical-MA \CBA-Physical-DS CBA-Physical-MA CBA-Transport CD-Compiled-Lib-Gen CD-Compiled-Sys-Gen CD-GDI \CD-GDII-Link CD-Model-Developer CD-MSSC-Cross-Probe CD-MSSC-Netlist CD-Present-Builder \CD-Present-Layer-Gen CD-REX CD-Vhdlgen-Gen CD-Vhdlgen-GUI" ck=181PACKAGE EFA_Synopsys_2 snpslmd 2019.12 706020A133301D5838D4 COMPONENTS="CoCentric-FXD-GUI \CoCentric-FXD-Interpolator CoCentric-FXD-Simulation CoCentric-SYS-Davis \CoCentric-SYS-DesignCenter CoCentric-SYS-HWflow CoCentric-SYS-HWSimIF CoCentric-SYS-RDK-adsl \CoCentric-SYS-RDK-cdma2000 CoCentric-SYS-RDK-docsis CoCentric-SYS-Simulator \Constraint_Translation COSIM-LFG COSIM-MTI COSIM-NCV COSIM-SRO COSIM-VCS COSIM-VXL \COSSAP_adpcm COSSAP_adsl COSSAP_amr COSSAP_arm COSSAP_bde COSSAP_celp COSSAP_chart \COSSAP_cw_filter_hdl COSSAP_cw_filter_sds COSSAP_dab COSSAP_dcg_ad21020 COSSAP_dcg_ansic \COSSAP_dcg_ariel32c COSSAP_dcg_fe COSSAP_dcg_gc COSSAP_dcg_krc COSSAP_dcg_lsic30s \COSSAP_dcg_m96000 COSSAP_dcg_mp COSSAP_ddk_arm COSSAP_ddk_devlp COSSAP_ddk_dsp16000 \COSSAP_ddk_dsp1610 COSSAP_ddk_hawk COSSAP_ddk_nec COSSAP_ddk_oak COSSAP_ddk_pine \COSSAP_ddk_ssp16xx COSSAP_ddk_tic5x COSSAP_ddk_tic5xx COSSAP_dect COSSAP_dvb COSSAP_ecc \COSSAP_gsmdve COSSAP_gsmdve_utils COSSAP_gsmefrsc COSSAP_gsmeq COSSAP_gsmfrcc COSSAP_gsmfrsc \COSSAP_gsmhrcc COSSAP_gsmhrsc COSSAP_gsmphy COSSAP_is136 COSSAP_is95 COSSAP_matlab \COSSAP_mfd COSSAP_mpeg2 COSSAP_pdc COSSAP_qed COSSAP_sds COSSAP_srcfd COSSAP_vcg_generic \COSSAP_vcg_synopsys COSSAP_vcg_vantage COSSAP_vdefcg COSSAP_vdefcg_vlgxl COSSAP_vsiccg \COSSAP_vsiccg_cyc COSSAP_vsiccg_mti COSSAP_vsiccg_mtivlg COSSAP_vsiccg_vcs \COSSAP_vsiccg_vlgxl COSSAP_vsivcg COSSAP_vsivcg_vlgxl COSSAP_xdcg COSSAP_xvcg COSSAP_xvsi \CTV-Interface Cyclone-Code-Generator Cyclone-Core Cyclone-cosim Cyclone-Elaborator \Cyclone-GUI Cyclone-HDL-Analyzer Cyclone-Simulator Cyclone-VHDL-Analyzer" ck=170PACKAGE EFA_Synopsys_3 snpslmd 2019.12 C020B0E1CD834DD54F63 COMPONENTS="DC64 DC-Beta \DC-Cadence-Interface DC-Expert DCExpert-PrimeTime DC-Falcon-Interface DC-FPGA-Accelerator \DC-FPGA-Add-On DC-FPGA-Features DC-Layout-Interface DCM-Delay-Calculation DC-Min-Area-Retime \DC-SDF-Interface DC-Ultra DC-Ultra-Features DC-Ultra-Opt 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Fridge-Interpolator Fridge-Simulation FSM-Reader FSM-Writer" \ck=169PACKAGE EFA_Synopsys_5 snpslmd 2019.12 B0A0A061F2949D40821D COMPONENTS="HDL-Advisor \HDL-Advisor-Estimator HDL-Advisor-Estimator-Package HDL-Advisor-Package HDL-Advisor-Shell \HDL-Advisor-Shell-Estimator HDL-Advisor-Shell-Estm-Package HDL-Advisor-Shell-Package \HDL-Compiler HighLevel-Power-Analysis HighLevel-Power-Optimization HLS-FPGA-SystemC \HLS-SystemC Leakage-Power Library-Compiler LSI-Interface MCE-Base MCE-Eval MC-Pro MC-Pro-RP \MC-Retime MC-Retime Mentor-Interface MIF-Reader MIF-Writer Millennium-ATPG-EE \Millennium-ATPG-STD Millennium-Beta Millennium-DRC Millennium-Eval Millennium-FS \Mixed-Language Mixed-Paradigm MOTIVE-PrimeTime" ck=148PACKAGE EFA_Synopsys_6 snpslmd 2019.12 70A020B1E5B5E380F825 COMPONENTS="Parse-Tree-Translator \PhysOpt PhysOpt-Beta PhysOpt-ClockTree PhysOpt-Extraction PhysOpt-GUI PhysOpt-Hierarchy \PhysOpt-Onroute PhysOpt-Parallel PhysOpt-Routing PhysOpt-SI PhysOpt-Ultra Power-Analysis \Power-Optimization Power-Optimization-Upgrade Primepower Primepower_gui PrimeTime \PrimeTime-Plus PrimeTime-SI ProMA-L1 ProMA-L2 ProMA-LD ProMA-P1 ProMA-P2 ProMA-PD \Protocol-Compiler-Analysis Protocol-Compiler-COutput Protocol-Compiler-FML \Protocol-Compiler-Synth Protocol-Compiler-UI PS_CTS PS_Extraction PSG-SDE \PS_Noise_Optimization RouteCompiler RTL-Analyzer RTL-Analyzer-DAP RTL-Analyzer-Shell \RTL-Analyzer-Shell-DAP RTL-Power-Analysis SC-BC SC-COSIM SC-FPGA SC-HLS SC-RTL \SGE-DC-Interface SGE-EDIF-Interface SGE-Tool SGE-Verilog-Interface SGE-VHDL-Interface \ShortCut-DC-Expert ShortCut-DC-Pro Shortcut-FPGA SNPS-CSL SNPS-Keygen SNPS-MOTIVE \Stamp-Compiler SynLib-AdvMath SynLib-ALU SynLib-Control SynLib-DSPFIR SynLib-Eval \SynLib-FltTol SynLib-PCIbasic Syn-Library-Compiler SynLib-Seq SynLib-VerilogSimMdl \SynLib-VHDLSimMdl Synopsys Synopsys-Queue Synopsys-Release" ck=225PACKAGE EFA_Synopsys_7 snpslmd 2019.12 D0B09001A5DA59184453 COMPONENTS="TBM-Manager-UI \TBM-VSS-Check TC-Beta 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EFA_Synopsys_8 snpslmd 2019.12 00B090811A56A513613B COMPONENTS="VDesktop-Debug VDesktop-GUI \VDesktop-VCDTrans VDesktop-Verilog VDesktop-VHDL Verification-Token Verilog-Netlist-Writer \Verilog-Parser Verilog-To-BE VHDL-Analyzer VHDL-Compiler VHDL-Cycle-Sim VHDL-Elaborator \VHDL-Event-Sim VHDL-Netlist-Writer VHDL-ScSim VHDL-To-BE VHDL-VirSim VHMC-Eval \VHMC-GenUnlocked VHMC-Runtime Vivace-Code-Generator Vivace-Core Vivace-Debug \Vivace-Elaborator Vivace-Expert Vivace-Express Vivace-GUI Vivace-HDL-Analyzer \Vivace-Model-Compiler Vivace-Pro Vivace-Simulator Vivace-VHDL-Analyzer VSS-Analyzer \VSS-Backplane VSS-Cadence-Interface VSS-CLI VSS-CompiledSim VSS-Debugger \VSS-Falcon-Interface VSS-GateSim VSS-LAI-Models VSS-Lib-Tools VSS-LMSI VSS-Model-Developer \VSS-NEC-Tran VSS-SDF-Interface VSS-SGE-Tool VSS-Simulator VSS-SmartModels VSS-SPC VSS-Tran \VSS-Utilities VSS-Verilog-PLI VSS-VIP-Interface VSS-Wave-Display VSS-XP-Accelerator" ck=110other misc featuresPACKAGE EFA_Synopsys_9 snpslmd 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\ficdr_test/stmp ficdr_test/tio gentech hicdr_test hicdr_test/test1 hicdr_test/test2 \hicdr_test/test3 hicdr_test/test4 hicdr_test/test5 hicdr_test/test6 hicdr_test/test7 \hicdr_test/test8 libarc lsim_parser mentor/f mg_falcon_epic milltools mti_epic" ck=118PACKAGE EFA_Synopsys_11 snpslmd 2019.12 800060913C3A9E4A4813 COMPONENTS="nanosim nanosim/ace \nanosim/ace_cosim nanosim/av nanosim/bcx nanosim/bdc nanosim/beta_status nanosim/btm \nanosim/gui nanosim/internal_use nanosim/msx nanosim/postlayout_har nanosim/power \nanosim/vlog_a pathfinder pathmill pathmill/cso pathmill/ctx pathmill/dsx pathmill/pfx \pathmill_plus pathmill/sfx pmga powerarc powergate powrmill powrmill/ace powrmill/av \powrmill/bcx powrmill/beta_status powrmill/btm powrmill/csx powrmill/internal_use \powrmill/msx powrmill/nsaddon powrmill/power powrmill/svcz powrmill/vlog_a primepower \primepower_gui pwga railmill railmill/ace railmill/av railmill/bcx railmill/beta_status \railmill/gbx railmill/internal_use railmill/msx railmill/power railmill/rvfp railmill/snx \railmill/spnx railmill/ssnx rm_eee rslv3d rslv3dviewer" ck=180PACKAGE EFA_Synopsys_12 snpslmd 2019.12 40302061EA3E876C20CE COMPONENTS="simwave_epic spice_parser \techviewer testing timemill timemill/ace timemill/av timemill/bcx timemill/bdc \timemill/beta_status timemill/btm timemill/csx timemill/internal_use timemill/msx \timemill/nsaddon turboWave turbowave_epic vcd2e vcsace verilog_writer vertue viewlogic \viewlogic_epic vlog2e vlog_epic_pif vtran" ck=189PACKAGE EFA_Synopsys_13 snpslmd 2019.12 200000E1C938AD5F5F91 COMPONENTS="CoverMeter CoverMeterOBC \CoverMeterOBCVCSAMSCompiler FusionVantageLmcInterface LMCSwift VCSAMSCompiler_Net \VCSAMSRuntime_Net VCSAMSRuntime VCSCompile VCSCompiler VCSCompiler_Net VCSDebugger \VCSDebugger_Net VCSNativeCode VCSOldPostProcDebugger_Net VCSOldPostProcDebugger_Node \VCSParallelCompiler VCSParallelRuntime VCSParallelThread VCSRuntime VCSRuntimeLimited \VCSRuntime_Net VCSiCompile VCSiCompiler VCSiCompiler_Net VCSiDebugger VCSiDebugger_Net \VCSiRuntime VCSiRuntimeLimited VCSiRuntime_Net(3) VCSlm_Hm VCSPostProcDebugger VCSTools \VCS-Express-Compile VCS-Express-Runtime VMCCompiler VMCExpress_Compiler VMCEvaluation \VMCGeneratorUnlocked VMCRuntime XVCSDebugger XVCSiDebugger vsecP_OEM_VCS_FUJITSU_GEN_NL \vsecP_OEM_VCS_FUJITSU_GEN_NW vsecP_OEM_VCS_FUJITSU_USE_NL vsecP_OEM_VCS_FUJITSU_USE_NW \vsecP_OEM_VCS_FUJITSU_RUN_NL" ck=196PACKAGE EFA_Synopsys_14 snpslmd 2019.12 8010A0A102ABBB74C549 COMPONENTS="Vera DesignWare-VERA \vera_comp vera_ip Vera_rtime Vera_debug" ck=154FEATURE EFA_Synopsys_1 snpslmd 2019.12 31-dec-2019 uncounted CC4DE34D69C20F573073 \VENDOR_STRING=^1Platform:UNIX+S HOSTID=ANY SUPERSEDE ISSUER="Team EFA 2001" \ISSUED=11-jul-2001 ck=5 SN=SL:2100-0:100000:0 START=11-jul-2001FEATURE EFA_Synopsys_2 snpslmd 2019.12 31-dec-2019 uncounted 2C6DA32D6A68CF9143EA \VENDOR_STRING=^1Platform:UNIX+S HOSTID=ANY SUPERSEDE ISSUER="Team EFA 2001" \ISSUED=11-jul-2001 ck=57 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Handel C开发平台 (2008-06-06 18:42:26) DK Design Suite一種以Handel-C高階語言為基礎之FPGA/ASIC硬體開發工具 Celoxica DK design suite提供以基於ANSI-C的Handel-C語言為基礎的高階設計方法，可在硬體中快速設計和實現複雜的運算法，除了先進的合成及時序評估工具外，DK的區域和延遲分析也可為快速最佳化提供佈局前的早期時序和區域評估。該設計工具除了能輸出特定FPGA平台EDIF格式外(包含Xilinx,Altera,Actel大部分的晶片)，它能輸出結構化的Verilog和VHDL，並保留Handel-C原始碼的層次性，因此用戶能利用傳統的模擬工具來除錯Verilog或VHDL輸出。HDL輸出能用於FPGA/可程式平台，也可用於ASIC工具流程。Celoxica DK將C語言設計到FPGA的流程和方法最佳化，可讓軟體工程師、硬體設計者及系統架構設計師維持高性能的FPGA方案，並同時加速高可靠性、高速通訊的設計，以及從概念到實現的ASIC替代方案。 特色: 提供用於快速描述功能性而不是硬體結構細節的C語言。 針對硬體設計的整合開發環境(IDE)，具有專案管理、原始碼編輯及符號偵錯功能。 預先定義功能的程式庫，包括透過共用應用系統程式介面(API)存取硬體中的週邊和處理器。 用戶能在Handel-C程式中呼叫C/C++函數，也能在C/C++程式中呼叫Handel-C函數。多語言支援允許硬體設計師利用C/C++測試平台驗証Handel-C設計。 可整合gate-level電路分析合成與最佳化工具。 可依據目標FPGA晶片特性，輸出最佳化之EDIF格式檔案。 可輸出高結構化與可讀性之VHDL或Verilog程式。 原始碼層級的時序分析與邏輯閘使用率/時序延遲預測。 Verilog/VHDL協同模擬的支援(例如ModelSim)。 效益: 提供軟體工程師一個典型且容易使用的硬體發展環境，可以大幅縮短硬體開發時程。 直接以C開發硬體，不須再透過HDL層次的Coding及維護工作。 輸出EDIF格式可直接驅動FPGA/PLD的place/route工具產生可載入硬體的位元串列,例如Xilinx, Altera與Actel裝置。 內建的設計輸入、模擬與合成由基於ANSI-C的Handel-C語言所驅動。 Handel-C的有關時序、並行性、寬度可變的資料變數和資源分配等擴充概念能使軟體和硬體工程師用硬體方式高效地實現複雜算法。 使得軟體與硬體設計能同步發展並縮短設計時間。 允許快速發展一個可程式化邏輯設計及單晶片解決方案。 允許應用系統專家可以直接將理念與創意轉換成可執行的硬體,特別適合快速的雛形系統的建立。 提供極易學習與簡化介面來操作外部硬體裝置。 建議系統需求: 執行Windows 98/2000,NT4.0或XP之IBM PC相容電腦 Pentium III, 500MHz以上 256Mb記憶體以上 150Mb硬碟空間以上 光碟機 Ethernet網路卡(軟體授權用途) 供協同模擬用之C語言編譯器(Microsoft Visual C++ Ver.6.0, GNU GCC 2.95.2或Borland Ver 5.5.1) 最終執行硬體-FPGA/PLD晶片之place/route工具,例如Xilinx之Design Manager

SYSTEM C基本概念 (2008-06-06 19:00:43) SYSTEM C基本概念 1．模块 　　模块是System C设计中的基本设计单元。模块可以使得设计者将一个复杂的系统分割为一些更小但易于管理的部分。　　System C模块的功能和作用与HDL语言中的模块是相类似的，这使得一位习惯于用HDL进行设计的设计人员可以很容易的转向用System C进行设计。 　　模块在System C中的关键字为SC_MODULE。紧跟着关键字后的是模块的名称，如SC_MODULE(fifo)，这就定义了一个叫fifo的模块。定义的模块也可以像HDL语言一样包含端口、信号、其它模块、处理过程和结构体，这些单元实现用以实现模块的功能。通过端口可以将几个模块连接起来。 　　模块被保存为.h文件。如果在一个模块中调用其它模块，只需像C++中引入库一样将要调用的模块作为一个库引入即可。 2．过程 　　模块中的处理过程（process）类似于C语言中的子程序，与C语言中的子程序不同的的是它具有HDL语言中的触发功能。处理过程（process）的具体工作部分被保存为.cpp文件。处理过程的调用类似于在C语言中子程序的调用。根据不同的要求，SystemC中有三种处理过程。 ● Methods : SC_METHOD() ● Threads : SC_THREAD() ● Clock Threads : SC_CTHREAD() 　　SC_METHOD是用来描述组合逻辑，它由输入信号的变化触发，但不能在两次调用中保存控制状态。并且在SC_METHOD中不能包含无限循环。由于组合逻辑有可能导致毛刺的产生，从而影响系统性能，所以SC_METHOD不易太复杂。 下面是一个简单的SC_METHOD例子： SC_MODULE(example) { sc_in din; sc_out dout;//端口 void inverter();//处理过程声明 SC_CTOR(example) { SC_METHOD(inverter); sensitive(din);//处理过程由输入变化触发 } }; 处理过程inverter如下： void example::inverter() { bool internal; internal = din;//输入数据取反后由输出端口输出 dout = ～internal; } 　　SC_THREAD是最常用的处理过程，基本上可以用在任何地方。它是由输入信号的变化触发，但与SC_METHOD不同的是它可以在两次调用这保存控制状态。它的功能类似于积存器的功能。SC_THREAD中可以包含有wait()函数，这使得处理过程可以被挂起。 　　SC_CTHREAD是SC_THREAD的一种特殊情况。SC_CTHREAD能产生更好的综合效果。SC_CTHREAD中可以使用wait()函数。在不同的状态间加入wait()函数，设计人员可以用SC_CTHREAD来实现状态机。这种设计风格是简便的而且容易理解。SC_CTHREAD只能由时钟信号沿触发，而SC_THREAD可以由其它非时钟信号触发。如果在时钟上跳边触发，可以使用pos()函数，反之用neg()。 　　为进一步说明SC_CTHREAD，下面给出了一个SC_CTHREAD的例子。 SC_MODULE(example) { sc_in_clk clock;//输入时钟 sc_in trigger, din; sc_out dout; void invert(); SC_CTOR(example) { SC_CTHREAD(toggler, clock.pos());//时钟上升沿触发 } } void example::invert() { bool last = false; for (;;) { wait_until(trigger.delayed() == true);//等到下个时钟上升沿 //且trigger=1再执行 last = din; dout = last; wait(); last =～din; dout = last;wait();//下个上升沿才更改数据 } } 3．端口与信号 　　与HDL语言相似，使用System C库就可以在C程序中加入端口和信号。这些原先C语言中没有的功能，使设计更复合硬件设计的要求。 　　模块与模块之间是通过端口信号加一联系。只要两个端口被连接在一起，信号就可以在它们之间进行传递。对于这一点习惯用HDL进行设计的设计人员是很容易理解和接受的，因为这和HDL中端口的功能是一样的。 信号只是在一个模块的内部使用，这也是和HDL中信号的用法是一致的。 下面给出端口和信号声明的例子。 sc_in<“类型”> din// 输入端口din sc_out<“类型”> dout// 输出端口dout sc_inout<“类型”> q// 输入输出端口q sc_signal<sc_logic> i[16]; //创建一个具有16比特的逻辑型信号i 4．数据类型 　　考虑到硬件设计的要求，System C中也加入了一些硬件设计中常用的数据类型。具体如下： sc_int 有符号整数类型，最大有64个比特位。 sc_uint 无符号整数类型，最大有64个比特位。 sc_bigint 有符号整数类型，任意比特位，其最大比特位定义在 sc_constants.h中。 sc_biguint 无符号整数类型，任意比特位，其最大比特位定义在 sc_constants.h中。 sc_bit 二值数据，单比特位。 sc_logic 四值数据，单比特位。 sc_bv 二值数据，任意比特位。 sc_lv 四值数据，任意比特位。 sc_fixed 参数固定的有符号定点数。 sc_ufixed 参数固定的无符号定点数。 sc_fix 参数不固定的有符号定点数。 sc_ufix 参数不固定的无符号定点数。 User defined structs 用户自定义结构 　　以上是一些System C的基本概念。 五、结论 　　System C是一种很有效的设计方法，它不仅可以帮助设计人员完成一个复杂的系统设计，还可以避免传统设计中的各种弊端，并提高设计人员的工作效率。它的这些优点使System C在复杂的系统设计中大有作为。并且习惯用HDL的设计人员，可以很容易地转到用System C设计。 参考文献 1 SystemC v1.0 User Guide (http:\www.systemc.org) 2 SystemC v2.0 User Guide (http:\www.systemc.org

课题背景(2008-06-06 18:55:54) 本系统是一个医院中血液红细胞计数的实用系统。它主要是以病人的血液样本（玻璃切片）为原始数据，通过一系列的图像处理和分析，最后识别出血液中的红细胞来，同时给出红细胞的个数，得到红细胞个数之后，进行检测的血液量，我们就可以得出血液中红细胞的密度。它可以很方便的应用于临床诊断上，大大的提高速度和效率。在做工程前，首先需要确定系统的基本技术要求，下面是血液细胞自动识别系统的的基本技术要求：（1）系统稳定，要求系统能够至少连续无错运行一个星期；（2）系统对细胞的计数误差不能超过5％；（3）要求系统能够处理一些比较特殊的情况，比如细胞粘（多个细胞重叠在一起）连比较严重，或者，有多个细胞处于采集到的图片的边缘（图片中只有半个或者小半个细胞）；（4） 时间要求，从对血液的玻璃进行图像采集，到最后得出细胞数目并计算出细胞密度最大耗时不能超过20秒；（5）界面简单，容易操作。