Xilinx XST与Synplify综合结果差异分析（2） 此博文包含图片 (2008-06-08 09:25:15) 本文小结 http://www.eefocus.com/data/07-07/9143_1185687957/1185688341.gifXST与Synplify综合结果差异分析（2）" TITLE="Xilinx XST与Synplify综合结果差异分析（2）" /> 通过前面的分析，我们发现造成XST与Synplify的综合结果不一致的原因在于作者错误使用了锁存器结构。为了加强读者对“代码风格”、“综合后仿真”、RTL视图等概念的理解，在此引申谈一下上述问题。综合后仿真的概念与作用综合后仿真的最主要作用在于验证综合器的综合结果是否与设计意图一致。仿真时，把综合生成的延时文件反标到综合仿真文件中去，可估计逻辑门延时带来的影响。该仿真只能估计门延时，而不能估计线延时，仿真结果与布线后的实际情况还有一定的差距，并不十分准确。有些设计工程师认为综合器是永远可靠的，综合出的电路应该与设计意图一致，综合后仿真与功能仿真结果一致。这种观点是错误的，只要当代码风格合理，不出现让综合器误解的描述时，综合结果才会和设计意图完全一致。在一般情况下建议不要省略此步骤。代码设计风格对设计的影响在学习逻辑设计之初，老师总是强调代码风格的重要性。有些设计工程师认为现在综合器的优化功能越来越强，对大部分设计都可以优化。这种观点是不对的，综合器的优化结果主要是依靠设计工程师的代码风格。设计风格对综合结果的影响可以用一句话概括：“好的代码设计风格会使综合器事半功倍，达到最优的综合结果；不好的代码设计风格会使综合器南辕北辙，产生错误的综合结果。”本文的实例的所有问题都源于其代码风格不尽合理，而并不在于综合器。图7：是XST的RTL视图。 http://www.eefocus.com/data/07-07/9143_1185687957/1185688368.gifXST与Synplify综合结果差异分析（2）" TITLE="Xilinx XST与Synplify综合结果差异分析（2）" />状态机设计方法。状态机的设计方法很多，描述方法不一而同，目前如StateCAD等状态机辅助设计软件给用户提供了很多的帮助。这里需要强调的是在状态机的设计中使用条件判断语句一定要慎重，尽量使用“if...else”这种完整的判断结构。有时判断语句使用不合理，会造成综合器对设计的误解，不同的综合器的默认综合结果会因为是否使用了锁存器，是否使用了带有优先级的编译码器等结构而不同。一些有用的辅助分析工具。FPGA/CPLD等可编程逻辑器件的长足发展在一定程度上就是因为其EDA辅助设计工具的智能化、易学易用、功能强大等优势。在本例分析综合结果的过程中，并未直接分析综合器的输出网表，而是使用了RTL视图进行分析，直观、快捷，提高了分析效率。 作者：王诚，钟信潮，吴蕾 中兴通讯公司 薛小刚 如何解决XST与Synplify的综合结果不一致的问题在同步状态机设计中使用锁存器也会带来时序、稳定性等多方面的问题，而且在综合优化参数不一致的情况下，不同综合器对锁存器的综合结果有可能不一致。本文通过分析相同状态机在XST和Synplify下综合结果不同的实例，进一步阐述了这个观点。 一位同事所设计的状态机使用Synplify综合和XST(Xilinx ISE内嵌的综合工具)综合的结果不一致，对Synplify的综合结果以及布局布线后上板调试完全正确，而对XST的综合结果布局布线后上板调试发现了错误，因此认为XST的综合结果有误，并对为什么XST综合会出现错误结果产生疑问。 在帮助他解决这个疑问后，我发现其中涉及的许多问题很具代表性，希望通过对这个问题的分析能对设计工程师的实际工作有指导意义。 下面是这位同事设计的状态机源代码： 状态转移图 该同事设计的是一个数据通讯中同步接收装置的状态机：当“Reset_b”复位后，进入“DROP”状态；当接收指示信号“RXDV”有效后，从“IDLE”状态进入接收前缀信号状态“PREAMBLE”；当控制信号“RxDEQ5”有效后进入“SFD”状态接收一些指示关键字；当控制信号“RxDEQ”有效时，进入数据接收状态“DATA0”；接收完“DATA0”后接收“DATA1”，直到接收指示信号“RxDV”无效，返回到“IDLE”状态。其状态转移图如图1所示。 竞争冒险 粗略地读一下代码就发现一处问题，状态“DATA1”执行的代码有“竞争冒险”。该段为： 当前状态为DATA1，且“RxDV”为低电平的时候，NextState到底是什么？是IDLE还是DATA0？这是一处比较明显的竞争冒险，不同的综合器会综合出不同的逻辑结构，而且会出现毛刺。造成这个错误的原因是在使用if语句的时不慎重，这类问题是比较常见的问题。根据前面状态转移图描述的设计意图，修改为： 在消除竞争冒险后，再作综合后仿真，比较更改前后综合后仿真的结果。图2为该同事在更改“竞争冒险”前后，综合后仿真波形示意图。从综合后仿真波形可以看出，更改“竞争冒险”后XST的综合结果有了改进，但是仍然不符合设计要求。 锁存器的使用 为了验证综合后仿真结果，本人用相同的测试激励，在ModelSim中对修改了“竞争冒险”的代码进行功能仿真、XST综合后仿真、Synplify综合后仿真，综合时所用参数为默认参数。 从仿真波形可以看出，两种综合后仿真波形的最大差异在于“RxDEQ5”信号有效后状态转移的情况不同：Synplify的综合结果，在“RxDEQ5”信号有效期间锁存了状态“2”；而XST的综合结果，在“RxDEQ5”信号有效期间并未锁存状态“2”。这时再次分析代码，观察代码中大量使用的锁存器是否符合设计需求(当初认为是作者的设计意图)。原设计中在状态“IDLE”、“PREAMBLE”、“SFD”的转移条件中都使用了如下的命令格式： if(某转移条件) NextState<=某状态； 这种描述方法常会被综合器综合成锁存器结构，而在设计准则中我们常说“同步时序设计最好不要使用锁存器”。在同步状态机设计中使用锁存器也会带来时序、稳定性等诸多方面的问题。而且在综合优化参数不一致的情况下，不同综合器对锁存器的综合结果有可能不一致。XST与Synplify是否因为该问题造成的综合结果不一致呢？带着这个问题，我们分析XST和Synplify的综合结果。 分析综合结果的方法多种多样，我们可以直接打开综合输出的网表文件，观察逻辑网表的连接。但是更为方便的分析方法是使用RTL视图(寄存器传输级)分析综合结果。 Synplify Pro的RTL View是对源代码编译结果应用B.E.S.T技术再现的寄存器传输级原理图。该图高度抽象为模块化结构，帮助用户理解源代码对应的具体电路结构，检验设计的正确性。Xilinx的FPGA/CPLD设计平台ISE也提供了功能相似的RTL视图工具，可以使用ECS(原理图编辑器)观察XST的综合结果。 图6是Synplify的RTL视图，观察到状态转移变量“NextState”被综合成了锁存器(锁存器)。 图7是XST的RTL视图，其中状态转移变量“NextState”条件判断部分被综合成了组合判断电路，而不是锁存器。 从XST和Synplify的状态转移图可以清晰的看到，两种综合工具在默认参数条件下对“IDLE”、“PREAMBLE”、“SFD”等状态的转移条件的综合结果不一致，故而导致了综合后仿真波形的不同。Synplify将这些状态转移条件综合为锁存器，而XST却综合为组合逻辑判断电路，未使用锁存器资源。 但是我们并不能因此说XST综合器的综合结果是错误的，该综合器不可靠。这里两种综合结果有差异的根本原因在于作者的代码风格不合理。作者在同步状态机描述中使用了大量不完整的条件判断语句，而XST在默认参数条件下尽量避免使用锁存器，而通过组合逻辑判断实现状态转移。当然我们也可以通过设置XST参数，使XST将上述代码描述也综合为锁存器。但是好的同步时序设计要尽量避免使用锁存器，这里使用锁存器好像电路功能正确了，但是有很多隐含的错误。请读者思考一下，进入“PREAMBLE”状态后，如果“RxDV”变低将会出现什么情况？同理，进入SFD状态后，条件不满足呢？这时发生的状态转移未必是作者的设计意图。总之，使用锁存器造成的后果是状态机不健壮！ 解决方法 解决上面的问题很简单，只需根据设计意图将“IDLE”、“PREAMBLE”、“SFD”等状态的转移条件进行改写，将不完整的“if”条件语句改为“if...else”条件语句即可。如下所示： List4 作者提供的源代码在经过修改“竞争冒险”和“锁存器”两类问题后，XST和Synplify的综合结果的仿真波形完全一致，都符合了设计意图。 本文小结 通过前面的分析，我们发现造成XST与Synplify的综合结果不一致的原因在于作者错误使用了锁存器结构。为了加强读者对“代码风格”、“综合后仿真”、RTL视图等概念的理解，在此引申谈一下上述问题。综合后仿真的概念与作用综合后仿真的最主要作用在于验证综合器的综合结果是否与设计意图一致。仿真时，把综合生成的延时文件反标到综合仿真文件中去，可估计逻辑门延时带来的影响。该仿真只能估计门延时，而不能估计线延时，仿真结果与布线后的实际情况还有一定的差距，并不十分准确。有些设计工程师认为综合器是永远可靠的，综合出的电路应该与设计意图一致，综合后仿真与功能仿真结果一致。这种观点是错误的，只要当代码风格合理，不出现让综合器误解的描述时，综合结果才会和设计意图完全一致。在一般情况下建议不要省略此步骤。代码设计风格对设计的影响在学习逻辑设计之初，老师总是强调代码风格的重要性。有些设计工程师认为现在综合器的优化功能越来越强，对大部分设计都可以优化。这种观点是不对的，综合器的优化结果主要是依靠设计工程师的代码风格。设计风格对综合结果的影响可以用一句话概括：“好的代码设计风格会使综合器事半功倍，达到最优的综合结果；不好的代码设计风格会使综合器南辕北辙，产生错误的综合结果。”本文的实例的所有问题都源于其代码风格不尽合理，而并不在于综合器。状态机设计方法。状态机的设计方法很多，描述方法不一而同，目前如StateCAD等状态机辅助设计软件给用户提供了很多的帮助。这里需要强调的是在状态机的设计中使用条件判断语句一定要慎重，尽量使用“if...else”这种完整的判断结构。有时判断语句使用不合理，会造成综合器对设计的误解，不同的综合器的默认综合结果会因为是否使用了锁存器，是否使用了带有优先级的编译码器等结构而不同。一些有用的辅助分析工具。FPGA/CPLD等可编程逻辑器件的长足发展在一定程度上就是因为其EDA辅助设计工具的智能化、易学易用、功能强大等优势。在本例分析综合结果的过程中，并未直接分析综合器的输出网表，而是使用了RTL视图进行分析，直观、快捷，提高了分析效率。 作者：王诚，钟信潮，吴蕾，中兴通讯公司，薛小刚，Email: wang.cheng@zte.com.cn

Xilinx XST与Synplify综合结果差异分析（1） 此博文包含图片 (2008-06-08 09:23:36) XST与Synplify综合结果差异分析在同步状态机设计中使用锁存器也会带来时序、稳定性等多方面的问题，而且在综合优化参数不一致的情况下，不同综合器对锁存器的综合结果有可能不一致。本文通过分析相同状态机在XST和Synplify下综合结果不同的实例，进一步阐述了这个观点。图1：同步接收器状态转移图。http://www.eefocus.com/data/07-07/9143_1185687957/1185688185.gifXST与Synplify综合结果差异分析（1）" TITLE="Xilinx XST与Synplify综合结果差异分析（1）" />一位同事所设计的状态机使用Synplify综合和XST(Xilinx ISE内嵌的综合工具)综合的结果不一致，对Synplify的综合结果以及布局布线后上板调试完全正确，而对XST的综合结果布局布线后上板调试发现了错误，因此认为XST的综合结果有误，并对为什么XST综合会出现错误结果产生疑问。 在帮助他解决这个疑问后，我发现其中涉及的许多问题很具代表性，希望通过对这个问题的分析能对设计工程师的实际工作有指导意义。 下面是这位同事设计的状态机源代码： 状态转移图 该同事设计的是一个数据通讯中同步接收装置的状态机：当“Reset_b”复位后，进入“DROP”状态；当接收指示信号“RXDV”有效后，从“IDLE”状态进入接收前缀信号状态“PREAMBLE”；当控制信号“RxDEQ5”有效后进入“SFD”状态接收一些指示关键字；当控制信号“RxDEQ”有效时，进入数据接收状态“DATA0”；接收完“DATA0”后接收“DATA1”，直到接收指示信号“RxDV”无效，返回到“IDLE”状态。其状态转移图如图1所示。图2：更改“竞争冒险”前后，综合后仿真波形示意。竞争冒险 http://www.eefocus.com/data/07-07/9143_1185687957/1185688227.gifXST与Synplify综合结果差异分析（1）" TITLE="Xilinx XST与Synplify综合结果差异分析（1）" />粗略地读一下代码就发现一处问题，状态“DATA1”执行的代码有“竞争冒险”。该段为： 当前状态为DATA1，且“RxDV”为低电平的时候，NextState到底是什么？是IDLE还是DATA0？这是一处比较明显的竞争冒险，不同的综合器会综合出不同的逻辑结构，而且会出现毛刺。造成这个错误的原因是在使用if语句的时不慎重，这类问题是比较常见的问题。根据前面状态转移图描述的设计意图，修改为： 在消除竞争冒险后，再作综合后仿真，比较更改前后综合后仿真的结果。图2为该同事在更改“竞争冒险”前后，综合后仿真波形示意图。从综合后仿真波形可以看出，更改“竞争冒险”后XST的综合结果有了改进，但是仍然不符合设计要求。 锁存器的使用 为了验证综合后仿真结果，本人用相同的测试激励，在ModelSim中对修改了“竞争冒险”的代码进行功能仿真、XST综合后仿真、Synplify综合后仿真，综合时所用参数为默认参数。 http://www.eefocus.com/data/07-07/9143_1185687957/1185688248.gifXST与Synplify综合结果差异分析（1）" TITLE="Xilinx XST与Synplify综合结果差异分析（1）" />从仿真波形可以看出，两种综合后仿真波形的最大差异在于“RxDEQ5”信号有效后状态转移的情况不同：Synplify的综合结果，在“RxDEQ5”信号有效期间锁存了状态“2”；而XST的综合结果，在“RxDEQ5”信号有效期间并未锁存状态“2”。这时再次分析代码，观察代码中大量使用的锁存器是否符合设计需求(当初认为是作者的设计意图)。原设计中在状态“IDLE”、“PREAMBLE”、“SFD”的转移条件中都使用了如下的命令格式： if(某转移条件) NextState<=某状态； 这种描述方法常会被综合器综合成锁存器结构，而在设计准则中我们常说“同步时序设计最好不要使用锁存器”。在同步状态机设计中使用锁存器也会带来时序、稳定性等诸多方面的问题。而且在综合优化参数不一致的情况下，不同综合器对锁存器的综合结果有可能不一致。XST与Synplify是否因为该问题造成的综合结果不一致呢？带着这个问题，我们分析XST和Synplify的综合结果。 分析综合结果的方法多种多样，我们可以直接打开综合输出的网表文件，观察逻辑网表的连接。但是更为方便的分析方法是使用RTL视图(寄存器传输级)分析综合结果。 http://www.eefocus.com/data/07-07/9143_1185687957/1185688293.gifXST与Synplify综合结果差异分析（1）" TITLE="Xilinx XST与Synplify综合结果差异分析（1）" />Synplify Pro的RTL图4：XST综合后仿真。View是对源代码编译结果应用B.E.S.T技术再现的寄存器传输级原理图。该图高度抽象为模块化结构，帮助用户理解源代码对应的具体电路结构，检验设计的正确性。Xilinx的FPGA/CPLD设计平台ISE也提供了功能相似的RTL视图工具，可以使用ECS(原理图编辑器)观察XST的综合结果。 图6是Synplify的RTL视图，观察到状态转移变量“NextState”被综合成了锁存器(锁存器)。 图7是XST的RTL视图，其中状态转移变量“NextState”条件判断部分被综合成了组合判断电路，而不是锁存器。 从XST和Synplify的状态转移图可以清晰的看到，两种综合工具在默认参数条件下对“IDLE”、“PREAMBLE”、“SFD”等状态的转移条件的综合结果不一致，故而导致了综合后仿真波形的不同。Synplify将这些状态转移条件综合为锁存器，而XST却综合为组合逻辑判断电路，未使用锁存器资源。图5：Synplify综合后仿真。http://www.eefocus.com/data/07-07/9143_1185687957/1185688325.gifXST与Synplify综合结果差异分析（1）" TITLE="Xilinx XST与Synplify综合结果差异分析（1）" />但是我们并不能因此说XST综合器的综合结果是错误的，该综合器不可靠。这里两种综合结果有差异的根本原因在于作者的代码风格不合理。作者在同步状态机描述中使用了大量不完整的条件判断语句，而XST在默认参数条件下尽量避免使用锁存器，而通过组合逻辑判断实现状态转移。当然我们也可以通过设置XST参数，使XST将上述代码描述也综合为锁存器。但是好的同步时序设计要尽量避免使用锁存器，这里使用锁存器好像电路功能正确了，但是有很多隐含的错误。请读者思考一下，进入“PREAMBLE”状态后，如果“RxDV”变低将会出现什么情况？同理，进入SFD状态后，条件不满足呢？这时发生的状态转移未必是作者的设计意图。总之，使用锁存器造成的后果是状态机不健壮！ 解决方法 解决上面的问题很简单，只需根据设计意图将“IDLE”、“PREAMBLE”、“SFD”等状态的转移条件进行改写，将不完整的“if”条件语句改为“if...else”条件语句即可。如下所示： List4 作者提供的源代码在经过修改“竞争冒险”和“锁存器”两类问题后，XST和Synplify的综合结果的仿真波形完全一致，都符合了设计意图。

Vmware虚拟机教程 (2008-06-08 09:21:27) 一、Vmware Linux下与windows系统共享文件夹虽然Linux操作系统中有许多共享服务器如samb、nfs等。但是如果我不需要那么多只是想在Vmware Linux下面配置个共享文件夹与windows操作系统共享文件爱你用，那我相信这篇文章会对你有用的！本人系统说明： Vmware Red Hat Linux 9 Windows XP 具体步骤： 1、在Vmware中安装Vmware Tools工具，这个是共享文件夹的前提，这样才可以配置好以后在/mnt/hgfs下看到我们的共享文件夹。VM->Install Vmware Tools。然后以root用户到Linux系统中mount /mnt/cdrom挂上这个镜像到cdrom上。进入/mnt/cdrom目录，执行命令tar -zxvf vmwaretools-5.5.1-19175.tar.gz -C $HOME。在到到root的根目录中进入vmwaretools目录执行./VMTools-install.pl，这样就OK了！ 2、在Vmware中建立共享文件夹。VM->settings->Options->Shared Forders->Add->下一步->输入要共享的文件名（最好用英文名），并选择好文件位置->下一步->选择属性->完成->OK。 3、进入Linux系统的/mnt/hgfs目录下看有没有自己建的目录，然后在向里面建个文件测试下是否在windows下可以正常打开，正常打开就OK了！ 二、关于安装VMware 6汉化包后，无法自动安装VMware Tools的解决方法 出现这个问题的原因： 因为VMware 6的汉化中也包括了对VMware Tools的汉化（目前只汉化了Windows系统的VMware Tools），所以汉化后的VMware Tools安装文件windows.iso的大小发生了改变，VMware Workstation 在安装VMware Tools 的时候会检测windows.iso的大小，如果大小改变，便无法自动挂载安装。 解决方法有两个： 1.不使用汉化版的VMware Tools：到VMware Workstation的安装目录中找到备份文件这个文件夹，复制文件夹里windows.iso文件（这个文件是没汉化之前的VMware Tools文件），覆盖上级目录的windows.iso文件。 2.使用汉化版的VMware Tools：需要手动加载，启动虚拟系统以后，在VMware Workstation的菜单栏找到 “虚拟机”----“设置”-----“CD-ROM” ----“使用ISO镜像” -----“浏览” 定位到VMware Workstation的安装目录中windows.iso文件，然后进入虚拟系统，打开“我的电脑”----“光驱”----找到“setup.exe”文件执行安装即可。 三、vmware tools怎么装1．以ROOT身份进入LINUX 2．退出到windows,点击 SETTING菜单下的ENABLE VMWARE TOOLS子菜单,确认安装 3.把光驱改为使用iso镜像，路径为C:\Program Files\VMware\VMware Workstation\Programs\linux.iso 4。进入linux运行mount -t iso9660 /dev/cdrom t 加载CDROM设备，这时如果进入 t 目录下，你将会发现多了一个文件：vmware-linux-tools.tar.gz。这就是WMWARE TOOLS的LINUX软件包，也就是我们刚才使用WINISO打开LINUX.ISO文件所看到的。 cp t mware-linux-tools.tar.gz /tmp 将该软件包拷贝到LINUX的 TMP目录下。 umount /dev/cdrom 卸载CDROM。 cd /tmp 进入TMP目录 tar zxf vmware-linux-tools.tar.gz 解压缩该软件包，默认解压到vmware-linux-tools目录下（与文件名同名）。 cd vmware-linux-tools 进入解压后的目录 ./install.pl 运行安装命令。 这时install提示你是否需要备份以前的配置文件，建议选择“y”。 分享：

国内常用免费邮件POP3和SMTP设置 (2008-06-08 09:19:08) 国内常用免费邮件POP3和SMTP设置邮箱Foxmial ,Outlook等客户端设置 （1）、网易邮箱 POP3 和 SMTP 服务器地址设置如下： 邮箱 POP3 服务器（端口110） SMTP 服务器（端口25） @163.com、 pop3.163.com、 smtp.163.com @126.com 、pop3.126.com 、smtp.126.com @netease.com、 pop.netease.com、 smtp.netease.com @yeah.net 、pop.yeah.net 、smtp.yeah.net 所有的SMTP服务器都需要身份验证。 （2）、Sina免费邮件服务器设置 收信（pop3）服务器：pop3.sina.com.cn 发信（smtp）服务器：smtp.sina.com.cn 请选择smtp服务器要求身份验证选项。 （3）、Yahoo中国免费邮件服务器设置： 接收邮件(POP3)服务器：pop.mail.yahoo.com.cn 发送邮件(SMTP)服务器：smtp.mail.yahoo.com.cn Yahoo免费邮件服务器设置：（把你的资料填成国外的） 接收邮件(POP3)服务器：pop.mail.yahoo.com 发送邮件(SMTP)服务器：smtp.mail.yahoo.com （4）、Gmail客户端： POP服务器：pop.gmail.com 打开ssl端口995（注意，pop得默认端口是110，在这里要改成995） MTP服务器：smtp.gmail.com smtp服务器需要身份验证 开启ssl端口465或587 帐户名：你得gmail用户名（包括 ‘@gmail.com‘这部分） Email地址：你得完整得gmail地址(username@gmail.com) 密码：你得gmail密码 （5）、中华网　 pop.china.com smtp.china.com （6）、搜狐 pop.sohu.com smtp.sohu.com （7）、163电子邮局　 net smtp.163.net （8）、263电子邮局　 net smtp.263.net （9）、QQ邮箱不提供POP3服务 Hotmail邮箱不提供POP3和SMTP服务

Synplicity Synplify Premier v8.9 with Identify (2008-06-08 09:17:43) Synplicity Synplify Premier v8.9 with Identify v2.5 ( Premier 豪华版是目前功能最强大的一个版本，并附带 Identify 模块)http://www.synplicity.com/products/synplifypremier/Synplify Premier v8.9 半导体设计及验证软件供应商Synplicity公司近日对其可编程逻辑器件(PLD)综合软件Synplify 8.9进行了改进。Synplify 软件支持Verilog标准以及新器件及新操作系统(OS)。最新版本的Synplify Pro软件提高了若干项QoR(最终结果质量)，以及增效定时引擎及自动寄存器重新定时功能的增强，能够提高设计人员的产出率，并且性能更佳。业界领先的基于FPGA的ASIC原型验证综合工具，通过提供诸如团队设计、自动re-timing、快速的编译以及额外的特性来优化设计结果。除了具有B.E.S.T.引擎外，Synplify pro又加入了D.S.T.(Direct Synthesis Technology),SCOPE(Synthesis Constraint Optimization Environment),STAMP和多点优化等技术来满足设计者的需求。Synplify pro提供了和布局布线工具之间的native-link接口来完成Push-Button的流程，使用户只需要点击就可以完成所有的综合和布局布线的工作。基于Synplicety公司的B.E.S.T.引擎，Synplify Pro可以轻松综合数百万门的设计而不需要分割。Synplify Premier & Synplify Premier withDP软件的推出，进一步巩固了Synplicity在FPGA综合领域的地位。Premier不仅继承了Synplify Pro的全部功能，更加入了众多强大的FPGA综合选项，可以轻松应对复杂的高端FPGA设计和单芯片ASIC 原型验证。物理综合方面，Premier已经为全球范围内几十家客户成功解决了时序逼近的问题。Synplicity创新的Graph-based的物理综合方法可以为 FPGA 布线使用的走线、开关和布局点创建详细的布线资源图形。有了这样的图形，优化和布局就能围绕线延时和实际可用的资源而不仅仅是距离来展开。布局、布线和优化将在一个步骤中同时完成，如此一来，反复的综合过程都能在工具内部自行完成，从而达到真正的时序收敛。另外，Synplify Premier整合了一些特有的功能，方便用户使用单颗FPGA进行ASIC原型验证设计。这些特有的功能包括：全面兼容ASIC代码；支持Gated Clock的转换；支持Design Ware的转换。同时，因为Premier整合了在线调试工具Identify，极大的方便了用户进行软硬件协同仿真，确保设计一次成功，从而大大缩短了整个软硬件开发和调试的周期，并能提供更快的timing-closure和提升整体时序表现。Synplify 详细功能描述　　 ◇ 提供优于传统综合技术的快速的全局编译和综合优化，针对算术模块和数据路径的高性能和高面积利用率的优化；　　 ◇ 提供对设计约束的全面控制，智能化人机界面，提高设计效率，结合具体器件结构，提供最佳性能；　　 ◇ 提供自动的RAM例化过程，提供自动时钟控制和同步/异步清零寄存器结构，自动识别FSM和选择编码方式以达到最佳性能，提供针对FSM的快速的调试和观察工具，自动进行流水处理，以提高电路性能；　　 ◇ 在不改变原代码的情况下，提供内部线网到外部测试管脚的能力，在源代码、RTL视图和Log文件之间的交互标识能力；　　 ◇ 集成化、图形化的分析和调试关键路径的环境；　　 ◇ 支持黑盒子的时序以及管脚信息，支持同时实现多个应用，通过设计划分支持Xilinx模块化设计；　　 ◇ 自动对组合逻辑进行寄存器平衡以提高性能，支持智能化的增量综合。Synplify & Synplify Premier v8.9Synplicity（Sunnyvale,Calif.）是全球领先的EDA工具的供应商。公司成立于1994年，总部坐落于美国加州，全球拥有超过300名员工，并在30多个国家和地区设立了销售机构与研发中心。 Synplicity的工具涵盖了可编成逻辑器件（FPGAs、PLDs和CPLDs）的综合，验证，调试和物理综合等领域。公司的宗旨是为系统设计和IC硬件设计工程师提供优秀的解决方案，同时通过创新科技，满足客户最佳结果和最优生产力的需求。 Synplicity’s Synplify Premier software is the ultimate FPGA timing closure and debug solution. It builds upon Synplicity’s industry-leading synthesis technology by adding graph-based physical synthesis and real-time simulator-like visibility into operating FPGA devices. The Synplify Premier tool’s graph-based physical synthesis technology addresses timing closure by merging optimization, placement, routing and generates a fully placed and physically optimized design ready for final routing using the FPGA vendor routing tool. The highly accurate correlation between the Synplify Premier product’s timing estimates and final design timing enables more aggressive optimization resulting in improved device performance. In addition, the Synplify Premier product offers FPGA Designers and ASIC Prototypers the most efficient method of in-system verification of FPGAs. The Synplify Premier software dramatically accelerates the debug process and provides a rapid and incremental method for finding elusive design problems.Graph-Based Physical SynthesisInvented by Synplicity, graph-based physical synthesis improves timing closure by means of a single-pass physical synthesis flow for 90nm FPGAs. Unlike ASICs, proximity does not imply better timing in FPGAs. In graph-based physical synthesis, pre-existing wires, switches, and placement sites used for routing an FPGA can be represented as a detailed routing resource graph. The notion of distance then changes to a measure of delay and availability of wires. The Synplify Premier solution's graph-based physical synthesis technology merges optimization, placement, and routing to generate a fully placed and physically optimized netlist, providing rapid timing closure and a 5 - 20% timing improvement. Simulator-Like Visibility Into a Live FPGAThe Synplify Premier solution quickly finds functional errors in FPGA designs by providing simulator-like visibility into operating FPGA hardware. Based upon technology from the Identify® product, the Synplify Premier tool has integrated debugging software that allows designers to annotate signals and conditions they want to monitor directly in their RTL code. Once the FPGA has been programmed, the RTL debugger is run, allowing users to view actual signal values from a running FPGA directly in their RTL code and debug it, in-system, and at the target operating speed. Advanced triggering helps pinpoint design problems With the addition of graph-based physical and source-level, in-circuit debugging to the world's best FPGA synthesis technology, the Synplify Premier product is the industry's most comprehensive and productive FPGA design solution.ASIC Verification For FPGA users that are prototyping an ASIC, Synplify Premier accepts inputs that are compatible with industry-leading ASIC synthesis tools, allowing you to quickly retarget your FPGA prototype design to an ASIC. Compatibility features includes support for basic Designware components, automatic gated clock conversion, and the use of SDC constraints. SDC and DesignWare are both trademarks of Synopsys, Inc.