LIN总线详解（2021-11-17） 什么是LIN总线?LIN(Local Interconnect Network)总线是基于UART/SCI(通用异步收发器/串行接口)的低成本串行通讯协议。其目标定位于车身网络模块节点间的低端通信，主要用于智能传感器和执行器的串行通信，而这正是CAN总线的带宽和功能所不要求的部分。CAN/LIN总线区别由于LIN网络在汽车中一般不独立存在，通常会与上层CAN网络相连，形成CAN-LIN网关节点。2.1.LIN总线的主从关系LIN总线采用的是单线传输形式，应用了单主机多从机(有无主动上报的支持？)的概念，总线电平一般为12V，传输速率最高限制为20kbps。由于物理层的限制，一个LIN网络最多可以连接16个节点。总线任务负责：调度总线上帧的传输次序监测数据，处理错误作为标准时钟参考(不是异步通信？)接收从机节点发出的总线唤醒命令从机任务不能直接向总线发送数据，需要接受到主节点发送的帧头后，根据帧头所包含的信息来判断：发送应答接收应答既不接收也不应答LIN的特点网络由一个主节点与若干个从节点构成使用LIN总线可以大幅度削减成本(CAN和Lin都需要收发器，但是Lin属于单线制在线束上节省)传输具有确定性，传播时间可以提前计算LIN具有可预测的EMC(电磁兼容性)性能，为了限制EMC的强度，LIN协议规定最大传输速率为20kbpsLIN总线提供信号的配置、处理、识别和诊断功能(这些都是UART不具备的，可LIN是怎么实现的呢？)3.LIN报文帧结构LIN报文帧包括帧头(hearder)与应答(response)两部分。主机负责发送至帧头;从机负责接收帧头并作出解析，然后决定是发送应答，还是接收应答或不回复。（主机）帧头结构包括同步间隔段、同步段、PID段(受保护ID)段，应答部分包括数据段与效验和段。其中值“0”为显性电平、“1”为隐性电平，这点与CAN总线相类似。在总线上实行“线-与”：当总线有至少一个节点发送显性电平时，总线呈现显性电平;所有节点均发送隐性电平或者不发送信息时，总线呈隐性电平，即显性电平起着主导作用。3.1.1.同步间隔段同步间隔段至少是由13位的显性电平组成，由于帧中的所有间隙或者总线空闲时总线均保持隐性电平状态。所以同步间隔段可以标志一个帧的开始。其中同步间隔段的间隔符至少为1位隐性电平。3.1.2.同步段LIN同步以下降沿为判断标志，采用字节0x55(01010101b)进行同步。在从机节点上可以不采用高精度的时钟，由此带来的偏差，需要通过同步段来进行调整。3.1.3.PID段受保护的ID的前6位叫做帧ID，加上两个奇偶效验码后称作受保护的ID。帧ID的取值范围为0x00~0x3f总共64个，帧ID标识了帧的类别和目的地。从机任务会根据帧头ID作出反应(接收/发送/忽略应答)。其中P0与P1效验如下：LIN总线根据帧ID号的不同，把报文分为信号携带帧、诊断帧、保留帧。PS：从机应答帧是一个完整的帧，与（主节点）帧结构中的“应答”不同!3.1.4.数据段数据段可以包含1-8个字节，其中包含有两种数据类型，信号(singal)和诊断消息(diagnostic messages)。信号由信号携带帧传递，诊断消息由诊断帧传递。协议中并没有规定哪一部分显示数据长度码的信息(这点与CAN总线不同)，数据的内容与长度均是由系统设计者根据帧ID事先约定好的。总线上的数据是以广播形式发出，任何节点均可以收到，但并非对每个节点有用(与CAN相同)。具体到发布与接听是由哪个节点进行完成这个取决于应用层的软件配置，一般情况下，对于一个帧中的应答，总线上只存在一个发布节点，否则就会出现错误。事件触发帧例外，可能出现0,1，多个发布节点。3.1.5.效验和段效验和段是为了对帧传输内容进行效验。效验分为标准型效验与增强型效验。采用标准型还是增强型是由主机节点管理，发布节点和收听节点根据帧ID来判断采用哪种效验和。4.LIN总线波形5.LIN总线的通讯上图展示的是LIN总线的通讯方式，可以看出无论什么时候帧头总是由主机节点发布，当主机节点想发布数据时，整个帧全部由主机节点发送。当从机节点想发布数据时，帧头部分由主机节点发布，应答部分由从机节点发布(主机怎么知道从机节点想发布数据，那肯定是主机节点无数据可发，故只发了帧头？)，这样其余节点都能收到一个完整的报文帧。可以很直接的观察到，LIN总线的通讯都是由主机节点发起的，只要合理的规定要每个节点的配置，这样就不会存在总线冲突的情况(事件触发帧冲突时采用采用冲突解决进度表)。帧类型5.1.无条件帧无条件帧是具有单一发布节点的，无论信号是否发生变化，帧头均会被无条件应答的帧。如上图中帧ID=0x30应答部分的发布节点为从机节点1，收听节点为主机节点，应用在从机节点向主机节点报告自身状态;帧ID=0x31中，应答部分为主机节点，收听部分为从机节点，应用在主机节点向从机节点发送消息;帧ID=0x32中应答部分的发送节点为从机节点2，收听节点为从机节点1，应用与从机节点之间的通信。5.2.事件触发帧事件触发帧是主机节点在一个帧间隙中查询各从机节点的信号是否发生变化时使用的帧。当存在多个发布节点时，通过冲突解决进度表来解决冲突。当从机节点信号发生变化的频率较低的时候，主机任务一次次地查询各个节点信息会占用一定的带宽。为了减小带宽的占用，引入了事件触发帧的概念。其主要原理就是：当从机节点信息状态没有发生变化的时候，从机节点可以不应答主机发出的帧头;当有多个节点信息同时发生变化的时候，同时应答事件触发帧头会造成总线的冲突。当主机节点检测到冲突时，便会查询冲突解决进度表来依次向各个节点发送无条件帧(无条件帧只有能1个节点应答)来确定从机节点的信息状态。与事件触发帧关联的多个无条件帧需要满足以下5个条件：数据段所包含的数据字节数等长 使用相同的效验与类型 数据段的第一个字节为该无条件帧的受保护ID，这样才能够知道应答是哪个关联的无条件帧发送出来的 由不同的从机节点发布 不能与时间触发帧处于同一个进度表中5.2.1.偶发帧偶发帧是主机节点在同一帧时隙中当自身信号发生变化时向总线启动发送的帧。当存在多个关联的应答信号变化时，通过预先设定的的优先级来仲裁。与事件触发帧类似，偶发帧也定义了一组无条件帧。规定偶发帧只有由主机节点发布。偶发帧的传输可能出现三种情况：当关联的无条件帧没有信号发生变化，这是主机连帧头也不需要发送。当关联的一个无条件帧信号发生变化则发送该帧。当有多个无条件帧发生信号变化时，则按照事先规定要的优先级依次发送。5.2.2.诊断帧诊断帧包括主机请求帧和从机应答帧，主要用于配置、识别和诊断。主机请求帧ID=0x3c，应答部分的发布节点为主机节点;从机应答帧ID=0x3d，应答部分的发布节点为从机节点。数据段规定为8个字节，一律采用标准效验和。5.2.3.保留帧保留帧的ID=0x3e与0x3f，为将来扩张需求用。5.3.进度表进度表是帧的调度表，规定了总线上帧的传输次序以及传输时间。进度表位于主机节点，主机任务根据应用程需要进行调度。进度表可以有多个，一般情况下，轮到某个进度表执行的时候，从该进度表的入口处开始执行，到进度表的最后一个帧时，如果没有新的进度表启动则返回到当前进度表的第一个帧开始执行;也有可能在执行到某个进度表时发生中断，跳到另一个进度表后再返回，如事件触发帧就是一个典型的例子。6.状态机的实现6.1.主机状态机6.2.从机状态机从机任务负责发布或者接听帧的应答状态，包括连两个状态机：同步间隔段与同步段检查器、帧处理器。6.3.从机任务状态机6.4.帧处理任务状态机有道云笔记2021-11-17 15:22:32

KEIL5 仿真 —— 示波器显示(2021-11-18) 记录一下如何使用 KEIL5 的示波器查看变量波形。这里先列出我参考的资料：你知道 KEIL 自带示波器吗？STM32:keil的软件逻辑分析仪（ logic analyzer）使用调节项目的 Xtal 为 8KHzDebug 出选择 "Use Simulator"，"Dialog DLL" 和 "Parameter" 也需要更改，软件仿真填入 "DARMSTM.DLL" ，参数为 "-pSTM32F103VE"，这里是我的STM32芯片型号。硬件仿真填入 "TARMSTM.DLL" 。然后点击仿真按钮开始仿真。打开逻辑分析仪窗口。点击 View 菜单，选择 "Symbols Window" 选项，在弹出的窗口里 "Special Function Register" 里找到查看波形的引脚。这里比如 GPIOB_IDR，按住后将其拖入逻辑分析仪窗口。点击 "Setup"，将 "Display Type" 选为 "Bit"，且用 "And Mask" 和 "Shift Right" 来过滤掉不需要显示的位。关闭，全速运行，即可看见指定引脚的波形。有道云笔记2021-11-18

timer的输入捕获功能（2021-11-18 ） 内部定时器结构在 STM32定时器系列 - STM32常规定时器时基与时钟源 这篇博文中，我们讲述过，定时器的结构。其实我们只需要看这张图就可以了：看流程的走向，由 时钟源 提供时钟 到 时间基（一般时钟源都是选择内部的CLK）这里需要注意的就是看定时器时挂在那个总线下的，APB1 与 APB2 CLK不一样。然后流向 输入捕获 的只有 PSC（预分配器） 并没有 重装载寄存器，因此，采样的频率就是定时器经过预分配器之后的频率，与重装载无关。输入捕获【Input Capture】基本原理定时器针对外部输入信号或者内部触发信号实现"边沿捕获";产生捕捉事件，并可以触发中断或者DMA请求，同时记录捕捉时刻计数器的值，基于这个原理，配合计数器实时计数器功能可以对捕捉信号进行脉冲宽度的测量，进而实现对周期性波形测量其周期与占空比，或者用来做通信解码（红外通信解码）。具体到我们的定时器，输入捕获的功能主要是靠捕获比较单元来实现。输入捕获模式下：当捕获单元捕获到外来有效信号边沿事件【上升沿或者下降沿】，将此刻计数器的值锁存到CCR影子寄存器并自动将CCR影子寄存器的值拷贝进CCR预装寄存器，以供用户读取。关于CCR寄存器，它是由影子寄存器与预装寄存器组成，带预装使能控制位。在输入模式下，此时CCR对用户是只读的，不可对其修改、赋值。外部输入信号作为输入捕获信号，往往需要经过如下几个阶段：一般经过滤波，边沿检测，极性选择，捕获信号选择，捕获信号分频，最终进入捕获功能模块从而实现输入捕获。其中边沿检测、极性选择确定捕获单元对捕获信号的捕获极性，即捕获上升沿还是下降沿，甚至双边沿。捕获信号选择是指：对输入捕获信号的信号进行选择，即前面提到过的作为捕获信号的信号源有两大类；捕获信号分频是指对将被用作捕获信号的信号进行分频，比如2分频，3分频等，分频之后送到捕获功能模块去完成输入捕获。（这里如果输入信号频率大于采样频率就可以采用捕获信号分频的方法降低信号频率，达到可以采集的目标，计算结果后，在乘以分频系数）外部输入信号的滤波为了防止因为输入信号上的噪声或边沿抖动而导致误计数、误触发，我们可以针对外部输入信号进行合适的滤波。用户要做的就是针对输入信号具体情况【频率、噪声等】，通过寄存器配置适当的滤波参数，选择适当采样时钟和采样次数，其它事情交给定时器硬件去处理。这样也可以减少因为做滤波而导致的软件开销。假设我们让定时器对某输入通道的信号进行捕捉，捕捉极性为上升沿。设置滤波的采样时钟与定时器内部时钟频率一致，采样次数为4次。则每当捕捉到上升沿时，硬件连续根据采样频率来采样4次【包括发生捕捉触发沿的那一次】。如果4次采样结果均为高电平，则此次触发有效。并可以产生触发事件，该事件可以触发中断或DMA请求，同时捕捉单元将此刻计数器的值放入到捕捉比较寄存器CCR中。当然，如果捕捉到触发边沿后，没法做到连续4次采样均为高电平，则该触发无效，将会被丢弃。这样达到滤除噪声的目的。内部触发输入信号【ITRx】作为输入捕获信号与输入捕获相关的事件捕获时刻的计数器值锁存到对应捕获通道的CCRx寄存器。对应通道的捕获事件/中断会被置位；【CCxIF@TIMx_SR】如果允许了捕获中断或者DMA请求，可以触发中断或者DMA请求。取决于【CCxIE/CCxDE@TIMx_DIER】配置。如果运行连续捕获事件，前一次没有清零的话会置位【CCxOF@TIMx_SR】对于CCxIF标志可以软件清零或者读取CCR来清零。可以通过设置位【CCxG@TIMx_EGR】来软件触发输入捕获事件。与输入捕获相关的事件主要就这些，我们要做到心中有数。只要了解它们后，在我们的定时器的实际应用中才能灵活使用它们，实现我们需要的功能。如在发生输入捕获事件时，利用相关中断或DMA请求实现其它功能，比如做数据的更新、ADC的启动、其它定时器的启动等等。通过输入捕获测量脉冲周期在输入捕捉模式下，定时器可用于测量外部信号周期。根据定时器时钟、预分频器和定时器分辨率，可推导出最大测量周期。相应的定时器配置包括：通过对CCMRx 寄存器中的 CCxS 位选择有效输入。根据需要，通过对 CCMRx 寄存器中的 IC1F[3:0] 位执行操作以编程滤波器参数，并通过对IC1PSC[1:0] 位执行写操作以编程预分频器。通过对 CCxNP/CCxP 位执行写操作选择极性，即选择上升沿触发、下降沿触发或边沿触发。当输入通道检测到相应的信号发生跳变时，可使用输入捕捉模块进行捕捉。要获取外部信号周期，需连续进行两次捕捉，通过将两次捕捉到的值相减可计算得到周期。对于单沿捕捉，计数器采用向上计数模式，待测信号不长于计数器的计数周期时：假设两次连续捕捉值为 CCRx_tn 和 CCRx_tn+1● 如果 CCRx_tn < CCRx_tn+1：捕捉宽度= CCRx_tn+1 - CCRx_tn● 如果 CCRx_tn > CCRx_tn+1：捕捉宽度= (ARR_max - CCRx_tn) + CCRx_tn+1如果待测信号周期长于当前计数器周期的话，需要考虑溢出问题。实际应用中有时因为忽略了这点而导致测试不正确。有道云笔记2021-11-18 17:40:28

Vivado综合时出现[Synth 8-91] ambiguous clock in event control（2021-11-24 ） 在网上找了一波，改了一波，发现并没有消掉错误，头比较大，最终还是成功解决掉了。产生这种错误有两种情况第一种情况：定位在这个always块，我们通常习惯边缘触发，时钟上升沿和复位下降沿写到一起，但是，在always块里面并没有初始化的一些变量，也就是我们并没有用到rst_n，所以综合的时候就会报出上面的错误，将触发模式更改为always@(posedge clk)即可。第二种情况就是赋值冲突：同一个always块里可以允许两个if并行处理，但是这两个if所处理的内容不能有所交集，不然会产生赋值冲突，硬件电路不知道先处理哪个if的操作，也不能构建硬件电路，举个例子，如下图：第一个if else模块和第二个if else模块都对cnt进行了赋值，这是不允许的，综合是不能通过的，也会报相应错误。有道云笔记2021-11-24 18:24:11

芯片在ATE阶段主要是检测什么？ATE在芯片制造过程中处于什么阶段？（2022-08-05） 芯片在测试阶段主要检测其在制造过程中的缺陷。ATE测试是在post-silicon阶段，也就是制造完成后，对芯片进行测试。为什么要做测试？在这里要引出来两个概念defects和fault models，也就是是缺陷和故障模型。缺陷：是指电路因物质方面的原因而改变了其本来的结构，它出现在器件制造或使用阶段，通常是指因制造加工条件的不正常和工艺设计有误等造成电路不正常的物理结构，例如引线的开路、短路等.故障：是缺陷抽象级的表示，由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分析和判断故障，需要将故障的特征进行抽象和分类，把呈现同样效果的故障归并成同一种故障类型，并使用同一种描述方法，这种故障描述方式称为故障模型。ATE测试就是为了检查制造缺陷过程中的缺陷。更接下来谈谈ATE，之前在另一个回答下也详细介绍过。芯片测试概述芯片测试分两个阶段，一个是CP（Chip Probing）测试，也就是晶圆（Wafer）测试。另外一个是FT（Final Test）测试，也就是把芯片封装好再进行的测试。CP测试的目的就是在封装前就把坏的芯片筛选出来，以节省封装的成本。同时可以更直接的知道Wafer 的良率。CP测试可检查fab厂制造的工艺水平。现在对于一般的wafer成熟工艺，很多公司多把CP给省了，以减少CP测试成本。具体做不做CP测试，就是封装成本和CP测试成本综合考量的结果。一片晶圆越靠近边缘，die（一个小方格，也就是一个未封装的芯片）出问题的概率越大。随着芯片规模的越来越大，测试也更为复杂。ATE（Automatic Test Equipment）也就应运而生。 目前ATE公司最大的是Teradyne和爱德万，NI目前也在做这一块，并且很多小公司都在用NI的仪器。国内的公司知名的有长川科技。ATE作为集成了众多高精密的Instruments的设备，价格自然不菲。一台泰瑞达的高端Ultra Flex可以买上海的几套房！芯片测试流程在测试之前，当然要有ATE设备，CP测试需要Probe Card, FT测试需要Load board, Socckt等。来一张全家福吧。最下边左一是Load Board(又叫DUT Board), 左二是Probe Card.然后由芯片设计公司来提供Design Spec和Test Spec(datasheet)来制定Test Plan,开发测试程序，建立测试项。Test Plan示意图：一般测试通常包含以下测试项：DC parameters Test主要包含以下测试，Continuity测试(又称open/short test)主要是检查芯片的引脚以及和机台的连接是否完好。其余的测试都是检查DC电气参数是否在一定的范围内。Continuity TestLeakage Test (IIL/IIH)Power Supply Current Test (IDDQ)Other Current/Voltage Test (IOZL/IOZH, IOS, VOL/IOL, VOH/IOH)LDO，DCDC 电源测试。以下这张图就是open/short test原理示意图，DUT（Device Under Test）的引脚都挂有上下两个保护二极管，根据二极管单向导通以及截至电压的特性，对其拉/灌电流，然后测试电压，看起是否在设定的limit范围内。整个过程是由ATE里的instruments PE(Pin Electronics)完成的。Digital Functional Test这部分的测试主要是跑测试向量（pattern），pattern则是设计公司的DFT工程师用ATPG（auto test pattern generation）工具生成的。pattern测试基本就是加激励，然后捕捉输出，再和期望值进行比较。与Functional Test相对应的的是Structure Test，应用Structure Test能更好的提高覆盖率。当然还有Build-in-Self-Test (BIST）主要是针对memory进行的测试。AC Parameters Test主要是AC Timing Tests，包含Setup Time, Hold Time, Propagation Delay等时序的检查。ADC and DAC Test主要是数模/模数混合测试，检查信号经过ADC/DAC后的信号是否符合期望，这个地方涉及到的信号知识比较多。总体来说包含静态测试和动态测试。Static Test – Histogram method (INL, DNL)Dynamic Test – SNR, THD, SINAD其他测试除了以上常规测试项，根据芯片的类型不同可能会进行不同的测试，比如RF测试，SerDes高速测试。除此之外还有Efuse测试，Efuse最终会在芯片上烧写这个芯片的基本信息，包括制造厂商代号，wafer的批次及编号，这个die在wafer上的坐标以及时间等，方便后续对有问题芯片的溯源。一个基本的测试流程图如下： 测试流程图 所有的测试项都是在ATE上执行的，一般会执行几秒到几十秒，因为ATE是根据机时来付费的（很少有海思，苹果这种土豪公司一次买数十台），所以缩短测试时间变得尤其重要！另外一般芯片在量产测试的时候，都是百万颗或者千万颗，每个芯片节省一秒，总体来说缩短的时间还是很可观的。在测试执行完成后，ATE会输出一个Datalog，以显示测试结果。对于测试pass或fail测试项的不同，也会对其进行分类(Bin)，最后由Handler分拣。datalog 示意图：以上就是芯片的测试完整流程。再放两张芯片测试的封测厂/实验室的环境图： 封测厂需要穿静电服 写在最后：一个完备的的芯片测试不是靠芯片测试工程师一个人完成的，而是需要设计工程师，DFT工程师的支持，以及由可靠的EDA工具，优秀的硬件支撑等多方因素共同决定的。芯片测试是极其重要的一环，有缺陷的芯片能发现的越早越好。在芯片领域有个十倍定律，从设计-->制造-->封装测试-->系统级应用，每晚发现一个环节，芯片公司付出的成本将增加十倍！！！所以测试是设计公司尤其注重的，如果把有功能缺陷的芯片卖给客户，损失是极其惨重的，不仅是经济上的赔偿，还有损信誉。因此芯片测试的成本也越来越高！在 IC 行业，每一个环节都要十分小心，一次流片的费用在数十万美金，一天的ATE机台使用几百美金。而一个芯片的利润可能只有几美分。这也是IC行业投资周期长，收益少的原因，基本前几年都在亏钱。幸运的是国家越来越重视芯片了，期待国内IC发展能越来越好。摘自知乎有道云笔记2022-08-05 13:45:35