4个令人惊艳的ChatGPT项目，开源了！ 1T服务圈儿2023年04月18日17：32江苏来源丨经授权转自 Jack Cui（ID：JackCui-AI）作者丨Jack Cui自从 ChatGPT、Stable Diffusion 发布以来，各种相关开源项目百花齐放，着实让人应接不暇。今天，我将着重挑选几个优质的开源项目，对我们的日常工作、学习生活，都会有很大的帮助。今天整理分享给大家，希望对你有所帮助。一、Visual ChatGPT这个是微软开源的项目，一周多的时间，就斩获了 23.6k+ star。简单概括它，那就是一个多模态的问答系统。支持AI绘画、语言问答、看图问答，将 AI 届近期的 3 大热点集于一身。效果展示：系统实现框架如下：Visual ChatGPT的系统实现框架这是一个“大力出奇迹”的开源项目，集多方研究成果于一身：BLIP、CLIP、ChatGPT、pix2pix、inpainting、vqa 等。说白了，就是教你怎样使用这些项目，搭建一个多模态的问答系统，这个系统架构很有参考价值。项目地址：https://github.com/microsoft/visual-chatgpt二、SadTalker这是一篇 2023 年的 CVPR 论文对应的开源项目。刚刚开源，新鲜热乎～功能就是：根据一张图片、一段音频，合成面部说这段语音的视频。结合 ChatGPT、AIGC、音频文字转换，虚拟二次元 or 三次元形象，就能“活”过来了。此外，还项目还做成了 stable diffusion webui 的插件，也就是直接能在 stable diffusion 里使用。生成的图片，直接配合一段音频，就能生成合成的视频。项目地址：https://github.com/winfredy/sadtalker三、FateZero文本能编辑生成图片？那视频能编辑吗？FateZero：我可以！左图是原图，右图是生成效果，输入的文本是：增加 Pokémon 动漫风格除了视频的风格迁移，也支持修改里面的内容。比如：松鼠是胡萝卜，变成，兔子吃茄子。这个项目也是基于sd做的，离一键生成视频，又进了一步。项目地址：https://github.com/chenyangqiqi/fatezero四、ChatPaperarXiv 想必大家都知道，当下最流行的论文托管网站，上面有来自世界各地的科学家、研究学者。为了提高 arXiv 用户阅读论文的效率，有人开源了一款利用 ChatGPT 总结 arXiv 论文的开源工具 ChatPaper。简而言之，该项目可根据用户关键词下载 arXiv 上的最新论文，利用 ChatGPT3.5 API 强大的归纳能力，将其浓缩成固定格式，文字少且易读。同时，项目支持个人自己部署，或者直接去 Hugge Face 体验。项目地址：https://github.com/kaixindelele/ChatPaperhttps://huggingface.co/spaces/wangrongsheng/ChatPaper来自微信

推荐5款Github上有趣的PHP项目 原创php中文网php中文网课程2022年11月16日17：00安徽1.Piwigo（一款开源在线相册应用）项目地址：https://github.com/Piwigo/Piwigo采用 PHP+MySQL 开发的管理照片的 Web 项目，它功能强大安装简单，拥有丰富的主题和灵活的插件，可轻松完成个性化定制。支持 iOS 和 Android 客户端，让你可以随时随地上传、管理照片。2.SyncMusic（在线弹幕点歌台）项目地址：https://github.com/kasuganosoras/SyncMusic基于 PHP Swoole 开发的在线弹幕点歌台。支持自由点歌、切歌、调整排序、删除指定音乐以及基础权限分级3.freenom（免费域名自动续期工具）项目地址：https://github.com/luolongfei/freenom因为顶级免费域名供应商 Freenom，提供的免费域名需要每年续期，该项目可以自动完成域名续期，让你轻松拥有免费的顶级域名。4.dootask（在线项目管理平台）项目地址：https://github.com/kuaifan/dootask功能包括任务分配、文档协作、即时 IM、文档协作、文件管理等5.server（开源云存储平台）项目地址：https://github.com/nextcloud/server开源云存储平台，功能齐全，可以用于搭建公司内部的云存储平台来自微信

关于CXL，你想知道的都在这里 半导体行业观察2023年03月08日09：59安徽指数级的数据增长促使计算行业开始进行突破性的架构转变，以从根本上改变数据中心的性能、效率和成本。为了继续提高性能，服务器正越来越多地转向异构计算架构，使用专门构建的加速器从 CPU 卸载专门的工作负载。CXL 的内存缓存一致性允许在 CPU 和加速器之间共享内存资源。此外，CXL 支持部署新的内存层，可以弥合主内存和 SSD 存储之间的延迟差距。这些新的内存层将增加带宽、容量、提高效率并降低总体拥有成本 (TCO)。凭借这些诸多优势，业界果断地将 CXL 融合为处理器、内存和加速器的高速缓存一致性互连。CXL通过一个叫做CXL 联盟的开放行业标准组织开发技术规范，促进新兴使用模型的性能突破，同时支持数据中心加速器和其他高速增强功能的开放生态系统。CXL简介：什么是 Compute Express Link？CXL是一个开放标准的行业支持的缓存一致性互连，用于处理器、内存扩展和加速器。从本质上讲，CXL 技术在 CPU 内存空间和连接设备上的内存之间保持内存一致性。这支持资源共享（或池化）以获得更高的性能，降低软件堆栈的复杂性，并降低整体系统成本。CXL 联盟已经确定了将采用新互连的三类主要设备：类型1设备：智能 NIC 等加速器通常缺少本地内存。通过 CXL，这些设备可以与主机处理器的 DDR 内存进行通信。类型2设备：GPU、ASIC 和 FPGA 都配备了 DDR 或 HBM 内存，并且可以使用 CXL 使主机处理器的内存在本地可供加速器使用，并使加速器的内存在本地可供 CPU 使用。它们还共同位于同一个缓存一致域中，有助于提升异构工作负载。类型 3 设备：内存设备可以通过 CXL 连接，为主机处理器提供额外的带宽和容量。内存的类型独立于主机的主内存。CXL 协议和标准CXL 标准通过三种协议支持各种用例：CXL.io、CXL.cache 和 CXL.memory。CXL.io：该协议在功能上等同于 PCIe 协议，并利用了 PCIe 的广泛行业采用和熟悉度。作为基础通信协议，CXL.io 用途广泛，适用于广泛的用例。CXL.cache：该协议专为更具体的应用程序而设计，使加速器能够有效地访问和缓存主机内存以优化性能。CXL.memory：该协议使主机（例如处理器）能够使用加载/存储命令访问设备连接的内存。这三个协议共同促进了计算设备（例如 CPU 主机和 AI 加速器）之间内存资源的一致共享。从本质上讲，这通过共享内存实现通信简化了编程。用于设备和主机互连的协议如下：类型 1 设备：CXL.io + CXL.cache类型2设备：CXL.io + CXL.cache + CXL.memory类型 3 设备：CXL.io + CXL.memoryCompute Express Link 与 PCIe：这两者有什么关系？CXL 建立在PCIe的物理和电气接口之上，其协议建立了一致性、简化了软件堆栈并保持与现有标准的兼容性。具体来说，CXL 利用 PCIe 5 功能，允许备用协议使用物理 PCIe 层。当支持 CXL 的加速器插入 x16 插槽时，设备会以每秒 2.5 千兆传输 (GT/s) 的默认 PCI Express 1.0 传输速率与主机处理器的端口进行协商。只有双方都支持 CXL，CXL 交易协议才会被激活。否则，它们作为 PCIe 设备运行。CXL 1.1 和 2.0 使用 PCIe 5.0 物理层，允许通过 16 通道链路在每个方向上以 32 GT/s 或高达 64 GB/s 的速度传输数据。CXL 3.0 使用 PCIe 6.0 物理层将数据传输扩展到 64 GT/s，支持通过 x16 链路进行高达 128 GB/s 的双向通信。CXL 2.0 和 3.0 有什么新功能？首先在内存池方面，CXL 2.0 支持切换以启用内存池。使用 CXL 2.0 交换机，主机可以访问池中的一个或多个设备。尽管主机必须支持 CXL 2.0 才能利用此功能，但内存设备可以是支持 CXL 1.0、1.1 和 2.0 的硬件的组合。在 1.0/1.1 中，设备被限制为一次只能由一台主机访问的单个逻辑设备。然而，一个 2.0 级别的设备可以被划分为多个逻辑设备，允许多达 16 台主机同时访问内存的不同部分。例如，主机 1 (H1) 可以使用设备 1 (D1) 中一半的内存和设备 2 (D2) 中四分之一的内存，以将其工作负载的内存需求与内存池中的可用容量完美匹配. 设备 D1 和 D2 中的剩余容量可由一台或多台其他主机使用，最多可达 16 台。设备 D3 和 D4 分别启用了 CXL 1.0 和 1.1，一次只能由一台主机使用。CXL 3.0 引入了对等直接内存访问和对内存池的增强，其中多个主机可以一致地共享 CXL 3.0 设备上的内存空间。这些功能支持新的使用模型并提高数据中心架构的灵活性。其次来到交换方面；通过转向 CXL 2.0 直连架构，数据中心可以获得主内存扩展的性能优势，以及池内存的效率和总体拥有成本 (TCO) 优势。假设所有主机和设备都支持 CXL 2.0，则“切换”通过 CXL 内存池芯片中的交叉开关集成到内存设备中。这可以保持较低的延迟，但需要更强大的芯片，因为它现在负责交换机执行的控制平面功能。通过低延迟直接连接，连接的内存设备可以使用 DDR DRAM 来扩展主机主内存。这可以在非常灵活的基础上完成，因为主机能够访问处理特定工作负载所需的尽可能多的设备的全部或部分容量。CXL 3.0 引入了多层交换，支持交换结构的实施。CXL 2.0 支持单层交换。借助 CXL 3.0，启用了交换结构，其中交换机可以连接到其他交换机，从而大大增加了扩展的可能性。第三，“按需”内存范例；类似于拼车，CXL 2.0 和 3.0 在“按需”的基础上为主机分配内存，从而提供更高的内存利用率和效率。该架构提供了为标称工作负载（而不是最坏情况）配置服务器主内存的选项，能够在需要时访问池以处理高容量工作负载，并为 TCO 带来更多好处。最终，CXL 内存池模型可以支持向服务器分解和可组合性的根本转变。在此范例中，可以按需组合离散的计算、内存和存储单元，以有效地满足任何工作负载的需求。第四，完整性和数据加密 (IDE)；分解——或分离服务器架构的组件——增加了攻击面。这正是 CXL 包含安全设计方法的原因。具体来说，所有三个 CXL 协议都通过完整性和数据加密 (IDE) 来保护，IDE 提供机密性、完整性和重放保护。IDE 在 CXL 主机和设备芯片中实例化的硬件级安全协议引擎中实现，以满足 CXL 的高速数据速率要求，而不会引入额外的延迟。应该注意的是，CXL 芯片和系统本身需要防止篡改和网络攻击的保护措施。在 CXL 芯片中实现的硬件信任根可以为安全启动和安全固件下载的安全和支持要求提供此基础。第五，将信令扩展到 64 GT/s；CXL 3.0 带来了标准数据速率的阶跃函数增加。如前所述，CXL 1.1 和 2.0 在其物理层使用 PCIe 5.0 电气：32 GT/s 的 NRZ 信号。CXL 3.0 秉承了以广泛采用的 PCIe 技术为基础构建的相同理念，并将其扩展到 2022 年初发布的最新 6.0 版 PCIe 标准。使用 PAM4 信号将 CXL 3.0 数据速率提高到 64 GT/s。我们涵盖了 PCIe 6 中 PAM4 信令的详细信息——您需要知道的一切。得益于CXL的出现，开发者可以简化和改进低延迟连接和内存一致性，显著提高计算性能和效率，同时降低 TCO。此外，CXL 内存扩展功能可在当今服务器中的直接连接 DIMM 插槽之上实现额外的容量和带宽。CXL 使得通过 CXL 连接设备向 CPU 主机处理器添加更多内存成为可能。当与持久内存配对时，低延迟 CXL 链路允许 CPU 主机将此额外内存与 DRAM 内存结合使用。大容量工作负载的性能取决于大内存容量，例如 AI。考虑到这些是大多数企业和数据中心运营商正在投资的工作负载类型，CXL 的优势显而易见。来自微信

MRAM, RRAM和PRAM非易失性存储器基础 semisilicon半导体之芯2022年10月26日22：14广东来自微信

EDA验证总结（1） 从现在各个项目遗漏的bug 来看，目前的问题主要集中在以下个方面 （1）UT/BT 的testfeature 没有考虑场景验证，模块验证负责人不知道自己的模块在客户是实际上配置是什么，怎么使用的。完全是从规格角度进行分解，我之前就反复跟大家强调过，验证要从规格设计（白盒）和使用场景（黑盒）两个角度了解角度进行分解。既要像设计者一样进行考虑，怎么做更好，又要像客户那要考虑，如果遇到问题，仅仅从客户能看到的寄存器配置和端口怎么快速debug 到问题，目前设计是否够友好。（2）testfeature 分解只有配置，没有输出，没有说明要check什么。这次培训 培训内容就是“testfeature 分解和superbench 3.0使用简介"。我们写的testfeature 往往真得还有很多问题，但是我也理解，有时候要写好一个testfeature 真的需要花很多时间，有时间有限，折中处理一下也是可以，关键是有些testfeature 写得实在是太简单了，有些写的像设计规格。有时候感觉还不清楚testfeature 和 设计规格区别。这个不仅仅只是形式问题，现在很多bug 都和这个相关，比如有些testfeature 我们激励给了，但是没有检查到想检查的地方，bug 在出现了，但是没有checker，就这样在眼皮底下漏过去了。尤其是如果验证没有全局的RM 和scoreboard 比较，也没有全局的assertion，testcase 比较都是在用例特定 时刻去读取待检查对象和golden值进行比较。那就有两个问题，1）我们怎么知道在比较时刻之前或者之后有没有出现其他没有满足设计需求的时序（就是不该出现的时序）。 2）我们是怎么知道这个testcase 选取的比较对象就是全的，比如端口有5组output，人为选择其中某些进行比较，剩下没有比较的output 是什么情况。 但是如果用scoreboard 和 assertion 比较 就不是人为在testcase选择对象或者时刻，他们是自动monitor 进行比较的。只要出现都会进行checker。完全没有用scoreboard 和 assertion 验证 ， 有漏checker 的风险。（3）对输入把控不严格，我们不能随便接受一个需求，一定要搞清楚原由，是什么原因修改，需求来源哪里，需求是否合理，文档有没有更新描述，而不是别人告诉我们这次修改很简单，随便一个会议就接收了，告诉我们就这么验证哪里哪里就行了。 （4）对于功耗和性能验证不够敏感，这个目前还是我们验证薄弱环境。我们不能只扔一个波形出去，让设计去判断性能是否满足，功耗是否满足。性能我们需要完全能判断，功耗我们也要跑ptpx 做好基本的判断。验证环境支持ptpx，后续我们都配置用起来。如果需要增加时间就要考虑时间增加。项目会正向先排计划，然后考虑和项目规划时间的偏差。验证这个岗位入门是比设计需求低一些，但是要做好，绝对比设计要求高。这就是下限可以很低，上限可以很高。关键是我们怎么去做。既要像设计一样考虑问题，又要像客户一样考虑问题，就这点就不简单做到。我们是验证的负责人，我们不能听别人告诉我们怎么去验证，要怎么验证要我们自己判断，然后评审确定，其他人尤其是是设计告诉就这么验证一下就行了， 只能做参考，最终怎么验证要自己判断。设计岗位从他们角度天然就是只会从时间和PPA 考虑问题，他们天然对质量缺乏敬畏之心。 我们写用例也要尽量像客户能操作那样去考虑（除了一些特殊情况外，比如仿真加速，异常配置，构造错误，并行触发等等情况），少使用一些固定延迟，等待内部信号判断。force 内部信号等等操作。所有做的这些操作基础出发点就是客户能否做得到（客户使用我们芯片能force 内部信号吗），实际情况有没有可能出现。 我们做一些仿真加速，异常配置，并行触发，后门操作时，也要有一个用例保证是真实情况配置。