DK Design Suite
一種以Handel-C高階語言為基礎之FPGA/ASIC硬體開發工具
Celoxica DK design suite提供以基於ANSI-C的Handel-C語言為基礎的高階設計方法，可在硬體中快速設計和實現複雜的運算法，除了先進的合成及時序評估工具外，DK的區域和延遲分析也可為快速最佳化提供佈局前的早期時序和區域評估。該設計工具除了能輸出特定FPGA平台EDIF格式外(包含Xilinx,Altera,Actel大部分的晶片)，它能輸出結構化的Verilog和VHDL，並保留Handel-C原始碼的層次性，因此用戶能利用傳統的模擬工具來除錯Verilog或VHDL輸出。HDL輸出能用於FPGA/可程式平台，也可用於ASIC工具流程。Celoxica DK將C語言設計到FPGA的流程和方法最佳化，可讓軟體工程師、硬體設計者及系統架構設計師維持高性能的FPGA方案，並同時加速高可靠性、高速通訊的設計，以及從概念到實現的ASIC替代方案。
特色:
提供用於快速描述功能性而不是硬體結構細節的C語言。
針對硬體設計的整合開發環境(IDE)，具有專案管理、原始碼編輯及符號偵錯功能。
預先定義功能的程式庫，包括透過共用應用系統程式介面(API)存取硬體中的週邊和處理器。
用戶能在Handel-C程式中呼叫C/C++函數，也能在C/C++程式中呼叫Handel-C函數。多語言支援允許硬體設計師利用C/C++測試平台驗証Handel-C設計。
可整合gate-level電路分析合成與最佳化工具。
可依據目標FPGA晶片特性，輸出最佳化之EDIF格式檔案。
可輸出高結構化與可讀性之VHDL或Verilog程式。
原始碼層級的時序分析與邏輯閘使用率/時序延遲預測。
Verilog/VHDL協同模擬的支援(例如ModelSim)。
效益:
提供軟體工程師一個典型且容易使用的硬體發展環境，可以大幅縮短硬體開發時程。
直接以C開發硬體，不須再透過HDL層次的Coding及維護工作。
輸出EDIF格式可直接驅動FPGA/PLD的place/route工具產生可載入硬體的位元串列,例如Xilinx, Altera與Actel裝置。
內建的設計輸入、模擬與合成由基於ANSI-C的Handel-C語言所驅動。
Handel-C的有關時序、並行性、寬度可變的資料變數和資源分配等擴充概念能使軟體和硬體工程師用硬體方式高效地實現複雜算法。
使得軟體與硬體設計能同步發展並縮短設計時間。
允許快速發展一個可程式化邏輯設計及單晶片解決方案。
允許應用系統專家可以直接將理念與創意轉換成可執行的硬體,特別適合快速的雛形系統的建立。
提供極易學習與簡化介面來操作外部硬體裝置。
建議系統需求:
執行Windows 98/2000,NT4.0或XP之IBM PC相容電腦
Pentium III, 500MHz以上
256Mb記憶體以上
150Mb硬碟空間以上
光碟機
Ethernet網路卡(軟體授權用途)
供協同模擬用之C語言編譯器(Microsoft Visual C++ Ver.6.0, GNU GCC 2.95.2或Borland Ver 5.5.1)
最終執行硬體-FPGA/PLD晶片之place/route工具,例如Xilinx之Design Manager
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