推荐一款好用的IC设计中生成register model的工具

无意中发现一个开源的工具，使用systemRDL文件作为输入，可以生成寄存器相关的RTL module，UVM中使用的regmodel，C和verilog的头文件(包含寄存器某个字段的偏移以及mask bits)，以及html的文档。资源如下：

https://github.com/zhajio1988/Open_RegModel

生成的html文档示例如下：

https://systemrdl.github.io/RALBot-html
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原文链接：https://blog.csdn.net/zhajio/article/details/102620859

开源uvm reg model (UVM 寄存器模型)生成工具
open-register-design-tool

Ordt is a tool for automation of IC register definition and documentation. It currently supports 2 input formats:

SystemRDL - a stardard register description format released by Accellera.org
JSpec - a register description format used within Juniper Networks
The tool can generate several outputs from SystemRDL or JSpec, including:

SystemVerilog/Verilog RTL code description of registers
UVM model of the registers
C++ models of the registers
XML and text file register descriptions
SystemRDL and JSpec (conversion)
Easiest way to get started with ordt is to download a runnable jar from the release area.
Ordt documentation can be found here.

注：nvdla中使用SystemRDL格式描述寄存器模型，并使用jar xxx ordt.jar ......生成uvm reg model
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原文链接：https://blog.csdn.net/zhajio/article/details/82870523